半導體存儲器裝置的制作方法

相關申請的交叉引用

2016年3月25日提交的包括說明書、附圖和摘要的日本專利申請no.2016-061609的公開的全部內容通過引用并入本文中。

本發明涉及半導體存儲器裝置。例如，本發明涉及用于消除在將數據寫入存儲器單元時生成的泄漏電流的技術。

背景技術：

在日本未經審查的專利申請公開no.2005-276347中公開了用于通過使得恒定電流在存儲器單元的源極與漏極之間流動來執行寫入的電路。電路通過對所選擇的源極線施加源電壓以及對所選擇的字線施加柵極電壓，使得電流源電路沿著從所選擇的源極線至所選擇的單元源極、所選擇的單元漏極和所選擇的位線的路徑傳遞預設恒定電流。在這種情況下，由流入所選擇的存儲器單元中的恒定電流生成的溝道熱電子被注入到浮置柵極中以將數據寫入所選擇的存儲器單元中。

同時，在日本未經審查的專利申請公開no.2011-170941中公開了適合于消除由未選擇的存儲器單元遞送的泄漏電流的半導體存儲器。半導體存儲器對耦合至包括數據將被編程到其中的存儲器單元的存儲器單元行的源極線進行定位，并且將所定位的源極線設定至高電平電壓。此外，半導體存儲器對耦合至數據將不會被編程至其中的存儲器單元行的源極線進行定位，并且將所定位的源極線設定至高于所選擇的柵極線的低電平電壓且低于未選擇的位線的高電平電壓的電壓。

技術實現要素：

然而，存在一個問題：當施加至源極線的電壓過分地低于或者過分地高于施加至位線的電壓時未選擇的存儲器單元中的亞閾值泄漏電流不能被完全消除。現在將參考圖19至21對出現這種問題的示例進行描述。以下描述關于由本發明的發明人進行的研究進行說明并且不關于相關技術進行說明。

在圖19的示例中，未選擇的扇區中的存儲器單元被置于擦除狀態中，以及對控制柵極線、源極線和字線施加0v的電壓。擦除狀態是在存儲器單元中寫入數據“1”的狀態。當要對所選擇的扇區中的存儲器單元進行寫入時，假設對所選擇的扇區中的存儲器單元的控制柵極線施加10.5v的電壓，以及對源極線施加4.5v的電壓，以及還對字線施加1v的電壓。此處，假設所選擇的扇區中存儲器單元的選擇晶體管的閾值電壓是0.6v。在該實例中，閾值電壓是選擇晶體管傳遞1μa的寫入電流所需要的柵極-源極電壓(vgs)。

在上面的實例中，位線的電壓是0.4v，比施加至所選擇的扇區中的存儲器單元的字線的電壓(1v)低了選擇晶體管的閾值電壓(0.6v)。因此，在未選擇的扇區中的存儲器單元中，施加至位線的電壓(0.4v)高于施加至源極線的電壓(0v)。在處于擦除狀態的存儲器單元中，在存儲器晶體管的浮置柵極下方形成溝道。因此，亞閾值泄漏電流從位線向源極線流動。

在上面的實例中，存儲器單元的每位的泄漏電流非常小(例如，數量級為pa)。為了說明的簡潔起見，圖19例示了有三個具有兩個存儲器單元的扇區的示例。然而，在正常條件下，例如，1k比特的存儲器單元耦合至位線。因此，要被耦合至位線的所有未選擇的存儲器單元的泄漏電流的總和的數量級為μa(例如，圖19中的0.2μa)。圖19中所示的位線的電壓(0.4v)是在沒有泄漏電流時獲得的電壓值。然而，實際上，位線的電壓因泄漏電流而降低(例如，降低至0.3v)。

相反，讓我們假設對如圖20中所例示的未選擇的扇區中的存儲器單元的源極線施加0.1v的電壓。然而，即使是在如上所述地對源極線施加電壓時，如果施加至源極線的電壓(0.1v)過分地低于施加至位線的電壓(0.4v)，那么亞閾值泄漏電流也不能被完全消除。圖20中所示的位線的電壓(0.4v)是在沒有泄漏電流時獲得的電壓值。然而，實際上，位線的電壓因泄漏電流而降低(例如，降低至0.35v)。

同時，讓我們假設對如圖21中所例示的未選擇的扇區中的存儲器單元的源極線施加1.5v的電壓。然而，如上所述，當施加至源極線的電壓(1.5v)過分地高于施加至位線的電壓(0.4v)時，亞閾值泄漏電流從源極線向位線相反地流動。圖21中所示的位線的電壓(0.4v)是在沒有泄漏電流時獲得的電壓。然而，實際上，位線的電壓因泄漏電流而升高(例如，升高至0.5v)。

其它問題和新穎特性將通過下列描述和附圖而變得清楚。

當要對要被耦合至第一存儲器單元的字線施加用于將數據寫入第一存儲器單元的預定電壓時，根據本發明的方面的半導體存儲器裝置將要被耦合至偽晶體管的偽位線耦合至要被耦合至第二存儲器單元的源極線，以及對偽晶體管的偽字線施加預定電壓。

本發明的以上方面使得能夠消除泄漏電流。

附圖說明

將基于下列附圖詳細描述本發明的實施例，在附圖中：

圖1是例示根據本發明第一實施例的半導體存儲器裝置的配置的圖；

圖2是例示根據第一實施例的存儲器單元陣列的配置的圖；

圖3是例示在根據第一實施例的存儲器單元陣列中距最外部周邊的距離與柵極多晶硅的高度之間的關系的圖；

圖4是例示根據第一實施例的半導體存儲器裝置的寫入操作的時序圖；

圖5是例示用于根據第一實施例的電壓緩沖器電路的寫入電路和外圍電路的詳細配置的圖；

圖6是例示根據第一實施例的修改例的半導體存儲器裝置的寫入操作的時序圖；

圖7是例示正在執行寫入的存儲器中的位線的電壓的溫度依賴性的圖；

圖8是例示根據本發明第二實施例的半導體存儲器裝置的配置的圖；

圖9是例示對耦合至偶數字線的存儲器單元的寫入與對耦合至奇數字線的存儲器單元的寫入之間的未對準引起的位線電壓差的圖；

圖10是例示根據本發明第三實施例的半導體存儲器裝置的配置的圖；

圖11是例示根據第三實施例的半導體存儲器裝置的寫入操作的時序圖；

圖12是根據第三實施例的寫入電路、恒定電流電路和電壓緩沖器電路的詳細配置的圖；

圖13是例示根據第三實施例的修改例的半導體存儲器裝置的寫入操作的時序圖；

圖14是例示根據本發明第四實施例的半導體存儲器裝置的配置的圖；

圖15是例示根據第四實施例的半導體存儲器裝置的寫入操作(寫入“0”)的時序圖；

圖16是例示根據第四實施例的半導體存儲器裝置的寫入操作(寫入“1”)的時序圖；

圖17是例示根據第一、第二或者第三實施例的半導體存儲器裝置的配置的示意圖；

圖18是例示根據第四實施例的半導體存儲器裝置的配置的示意圖；

圖19是例示根據第一比較示例的半導體存儲器裝置的圖；

圖20是例示根據第二比較示例的半導體存儲器裝置的圖；以及

圖21是例示根據第三比較示例的半導體存儲器裝置的圖。

具體實施方式

現在將參考附圖對本發明的優選實施例進行描述。例如，所提到的描述下列實施例的數值僅僅是例示性以便于理解實施例的而并非限制性的，除非另有說明。例如，用于例示下列實施例的電壓值和電流值同樣不是限制性的，使得可以預先定義和使用不同的值。此外，在下列描述和附圖中，為了說明的清楚起見，酌情省略或簡化對本領域技術人來說顯而易見的事情。

第一實施例

(第一實施例的配置)

現在將參考附圖對本發明的第一實施例進行描述。首先，將參考圖1對根據第一實施例的半導體存儲器裝置1的配置進行描述。半導體存儲器裝置1是非易失性半導體存儲器裝置。更具體地說，半導體存儲器裝置1是非易失性存儲器(閃存存儲器)。

如圖1中所例示的，半導體存儲器裝置1包括多個存儲器單元mc0-mc7、多個偽存儲器單元mcdmy0、mcdmy1、多個字線驅動器wldrv1-wldrv3、wldrvdmy0、多個控制柵極線驅動器cgdrv0、cgdrv1、cgdrvdmy、多個源極線驅動器sldrv0、sldrv1、sldrvdmy、多個寫入電路wc、wcdmy和電壓緩沖器電路buf。

此外，半導體存儲器裝置1包括多個字線wl0-wl3、偽字線wldmy0、多個控制柵極線cg0、cg1、偽控制柵極線cgdmy、多個源極線sl0、sl1、偽源極線sldmy、多個位線bl0、bl1以及偽位線bldmy。

在圖1中例示了半導體存儲器裝置1的簡化配置。實際上，除圖1中所示的偽存儲器單元mcdmy0、mcdmy1以外，半導體存儲器裝置1包括許多偽存儲器單元。然而，沒有示出這種額外的偽存儲器單元的附圖標記。此外，除了上面提到的字線、控制柵極線、源極線和位線以外，半導體存儲器裝置1實際上還包括許多字線、控制柵極線、源極線和位線。然而，這種額外的線也沒有示出。此外，根據額外的存儲器單元和額外的線，半導體存儲器裝置1還包括例如更多的存儲器單元、偽存儲器單元、字線驅動器、控制柵極線驅動器和源極線驅動器，這些也沒有示出。

簡而言之，存儲器單元陣列由多個存儲器單元(包括存儲器單元mc0-mc7)和多個偽存儲器單元(包括偽存儲器單元mcdmy0、mcdmy1)形成。

存儲器單元mc0包括選擇晶體管st0和存儲器晶體管mt0。當要執行讀取操作或者寫入操作時，選擇晶體管st0選擇要從其中讀取數據的存儲器單元或者要將數據寫入其中的存儲器單元。存儲器晶體管mt0是用于存儲數據的晶體管。存儲器晶體管mt0包括浮置柵極和控制柵極。浮置柵極用于存儲電荷。控制柵極要被耦合至控制柵極線cg0。電荷俘獲膜可以用于存儲電荷。同時，選擇晶體管st0包括要被耦合至字線wl0的控制柵極，但不包括用于存儲電荷的浮置柵極。其它存儲器單元mc1-mc7具有與存儲器單元mc0相同的結構。也就是說，存儲器單元mc1-mc7每個都包括選擇晶體管st1-st7中的相應的一個選擇晶體管和存儲器晶體管mt1-mt8中的相應的一個存儲器晶體管。

當下列描述說寫入數據時，除非另有說明，其意思是將數據“0”寫入到存儲器單元中。

出于描述的目的，將術語“行”定義為圖1中的水平方向，以及將術語“列”定義為圖1中的豎直方向。在存儲器單元陣列內，存儲器單元mc0-mc3在同一列中，以及存儲器單元mc4-mc7在同一列中。此外，在存儲器單元陣列內，存儲器單元mc0、mc4在同一行中，存儲器單元mc1、mc5在同一行中，存儲器單元mc2、mc6在同一行中，以及存儲器單元mc3、mc7在同一行中。

同一行中的存儲器單元耦合至同一字線。同一奇數行中的存儲器單元和同一后續偶數行中的存儲器單元耦合至同一控制柵極線和同一源極線。同一列中的存儲器單元耦合至同一位線。

更具體地，存儲器單元mc0、mc1、mc4、mc5中的存儲器晶體管mt0、mt1、mt4、mt5的第一端子耦合至控制柵極線cg0。存儲器單元mc2、mc3、mc6、mc7中的存儲器晶體管mt2、mt3、mt6、mt7的第一端子耦合至控制柵極線cg1。

存儲器單元mc0、mc4中的選擇晶體管st0、st4的第一端子耦合至字線wl0。存儲器單元mc1、mc5中的選擇晶體管st1、st5的第一端子耦合至字線wl1。存儲器單元mc2、mc6中的選擇晶體管st2、st6的第一端子耦合至字線wl2。存儲器單元mc3、mc7中的選擇晶體管st3、st7的第一端子耦合至字線wl3。第一端子起柵極(控制柵極)的作用。

存儲器單元mc0、mc1、mc4、mc5中的存儲器晶體管mt0、mt1、mt4、mt5的第二端子耦合至源極線sl0。存儲器單元mc2、mc3、mc6、mc7中的存儲器晶體管mt2、mt3、mt6、mt7的第二端子耦合至源極線sl1。

存儲器單元mc0、mc1、mc4、mc5中的選擇晶體管st0、st1、st4、st5的第二端子分別地通過存儲器晶體管mt0、mt1、mt4、mt5耦合至源極線sl0。存儲器單元mc2、mc3、mc6、mc7中的選擇晶體管st2、st3、st6、st7的第二端子分別地通過存儲器晶體管mt2、mt3、mt6、mt7耦合至源極線sl1。

存儲器單元mc0-mc3中的選擇晶體管st0-st3的第三端子耦合至位線bl0。存儲器單元mc4-mc7中的選擇晶體管st4-st7的第三端子耦合至位線bl1。

存儲器單元mc0-mc3中的存儲器晶體管mt0-mt3的第三端子分別地通過選擇晶體管st0-st3耦合至位線bl0。存儲器單元mc4-mc7中的存儲器晶體管mt4-mt7的第三端子分別地通過選擇晶體管st4-st7耦合至位線bl1。

也就是說，選擇晶體管st0-st7的第二端子分別地耦合至存儲器晶體管mt0-mt7的第三端子。第二端子和第三端子起源極或者漏極的作用。在寫入操作期間，例如，源極線的電壓高于位線的電壓。由此，第二端子起漏極的作用，以及第三端子起源極的作用。然而，在讀取操作期間，位線的電壓高于源極線的電壓。由此，第二端子起源極的作用，以及第三端子起漏極的作用。

在這里，半導體存儲器裝置1包括多個扇區。在圖1的示例中，第一扇區(圖1中的“扇區0”)包括存儲器單元mc0、mc1、mc4、mc5。第二扇區(圖1中的“扇區1”)包括存儲器單元mc2、mc3、mc6、mc7。

字線驅動器wldrv0耦合至字線wl0。當將數據寫入耦合至字線wl0的存儲器單元mc0、mc4中的任一個時，字線驅動器wldrv0對字線wl0施加高電平電壓(1v)。同時，當不將數據寫入耦合至字線wl0的存儲器單元mc0、mc4中的任一個時，字線驅動器wldrv0對字線wl0施加低電平電壓(0v)。當描述用上述方式關于相同電路說“高電平電壓”和“低電平電壓”時，“高電平電壓”意味著第一電壓，以及“低電平電壓”意味著第二電壓。第二電壓低于第一電壓。這同樣適用于隨后的描述。

字線驅動器wldrv1耦合至字線wl1。當將數據寫入耦合至字線wl1的存儲器單元mc1、mc5中的任一個時，字線驅動器wldrv1對字線wl1施加高電平電壓(1v)。同時，當不將數據寫入耦合至字線wl1的存儲器單元mc1、mc5中的任一個時，字線驅動器wldrv1對字線wl1施加低電平電壓(0v)。

字線驅動器wldrv2耦合至字線wl2。當將數據寫入耦合至字線wl2的存儲器單元mc2、mc6中的任一個時，字線驅動器wldrv2對字線wl2施加高電平電壓(1v)。同時，當不將數據寫入耦合至字線wl2的存儲器單元mc2、mc6中的任一個時，字線驅動器wldrv2對字線wl2施加低電平電壓(0v)。

字線驅動器wldrv3耦合至字線wl3。當將數據寫入耦合至字線wl3的存儲器單元mc3、mc7中的任一個時，字線驅動器wldrv3對字線wl3施加高電平電壓(1v)。同時，當不將數據寫入耦合至字線wl3的存儲器單元mc3、mc7中的任一個時，字線驅動器wldrv3對字線wl3施加低電平電壓(0v)。

控制柵極線驅動器cgdrv0耦合至控制柵極線cg0。當將數據寫入耦合至控制柵極線cg0的存儲器單元mc0、mc1、mc4、mc5中的一個時，控制柵極線驅動器cgdrv0對控制柵極線cg0施加高電平電壓(10.5v)。同時，當不將數據寫入耦合至控制柵極線cg0的存儲器單元mc0、mc1、mc4、mc5中的任何一個時，控制柵極線驅動器cgdrv0對控制柵極線cg0施加低電平電壓(0v)。

控制柵極線驅動器cgdrv1耦合至控制柵極線cg1。當將數據寫入耦合至控制柵極線cg1的存儲器單元mc2、mc3、mc6、mc7中的一個時，控制柵極線驅動器cgdrv1對控制柵極線cg1施加高電平電壓(10.5v)。同時，當不將數據寫入耦合至控制柵極線cg1的存儲器單元mc2、mc3、mc6、mc7中的任何一個時，控制柵極線驅動器cgdrv1對控制柵極線cg1施加低電平電壓(0v)。

源極線驅動器sldrv0耦合至源極線sl0。當將數據寫入耦合至源極線sl0的存儲器單元mc0、mc1、mc4、mc5中的一個時，源極線驅動器sldrv0對源極線sl0施加高電平電壓(4.5v)。同時，當不將數據寫入耦合至源極線sl0的存儲器單元mc0、mc1、mc4、mc5中的任何一個時，源極線驅動器sldrv0對源極線sl0施加低電平電壓(稍后將對電壓值進行描述)。

源極線驅動器sldrv1耦合至源極線sl1。當將數據寫入耦合至源極線sl1的存儲器單元mc2、mc3、mc6、mc7中的一個時，源極線驅動器sldrv1對源極線sl1施加高電平電壓(4.5v)。同時，當不將數據寫入耦合至源極線sl1的存儲器單元mc2、mc3、mc6、mc7中的任何一個時，源極線驅動器sldrv1對源極線sl1施加低電平電壓(稍后將對電壓值進行描述)。

寫入電路wc耦合至位線bl0、bl1。當將數據寫入耦合至位線bl0的存儲器單元mc0-mc3中的一個時，寫入電路wc對所有位線bl0、bl1施加具有不對存儲器單元mc0-mc7進行錯誤寫入的電壓電平的電壓(1.5v)。隨后，當不將數據寫入耦合至位線bl1的存儲器單元mc4-mc7中的任何一個并且將數據寫入耦合至位線bl0的存儲器單元mc0-mc3中的一個時，寫入電路wc對位線bl0施加恒定電流(1μa)并且對位線bl1連續地施加上面提到的電壓。同時，在不將數據寫入耦合至位線bl0的存儲器單元mc0-mc3中的任何一個并且將數據寫入耦合至位線bl1的存儲器單元mc4-mc7中的一個時，寫入電路wc對位線bl1施加恒定電流(1μa)并且對位線bl0連續地施加上面提到的電壓。

更具體地，寫入電路wc包括開關wsw0-wsw3、電流源電路wcc0和供應電壓電路wvc0、wvc1。位線bl0通過開關wsw0耦合至電流源電路wcc0，并且通過開關wsw1耦合至供應電壓電路wvc0。位線bl1通過開關wsw2耦合至電流源電路wcc0，并且通過開關wsw3耦合至供應電壓電路wvc1。電流源電路wcc0耦合至接地。也就是說，位線bl0通過開關wsw0和電流源電路wcc0耦合至接地，以及位線bl1通過開關wsw2和電流源電路wcc0耦合至接地。

開關wsw0和開關wsw1排他地接通。也就是說，當對位線bl0施加恒定電流時，寫入電路wc接通開關wsw0并且關斷開關wsw1。這將電流源電路wcc0電氣地耦合至位線bl0并且將供應電壓電路wvc0從位線bl0電氣地解耦。由此，將由電流源電路wcc0生成的恒定電流(1μa)施加至位線bl0。同時，當對位線bl0施加電壓時，寫入電路wc關斷開關wsw0并且接通開關wsw1。這將電流源電路wcc0從位線bl0電氣地解耦并且將供應電壓電路wvc0電氣地耦合至位線bl0。由此，將由供應電壓電路wvc1生成的電壓(1.5v)施加至位線bl0。

例如，開關wsw0是n型mos晶體管，以及開關wsw1是p型mos晶體管。通過對開關wsw0的柵極和開關wsw1的柵極施加相同的柵極電壓可以如上面所提到的排他地接通開關wsw0和開關wsw1。

開關wsw2和開關wsw3排他地接通。也就是說，當對位線bl1施加恒定電流時，寫入電路wc接通開關wsw2并且關斷開關wsw3。這將電流源電路wcc0電氣地耦合至位線bl1并且將供應電壓電路wvc1從位線bl1電氣地解耦。由此，將由電流源電路wcc0生成的恒定電流(1μa)施加至位線bl1。同時，當對位線bl1施加電壓時，寫入電路wc關斷開關wsw2并且接通開關wsw3。這將電流源電路wcc0從位線bl1電氣地解耦并且將供應電壓電路wvc1電氣地耦合至位線bl1。由此，將由供應電壓電路wvc1生成的電壓(1.5v)施加至位線bl1。

例如，開關wsw2是n型mos晶體管，以及開關wsw3是p型mos晶體管。通過對開關wsw2的柵極和開關wsw3的柵極施加相同的柵極電壓可以如上面提到的排他地接通開關wsw2和開關wsw3。

偽存儲器單元mcdmy0、mcdmy1具有與存儲器單元mc0-mc7相同的結構。也就是說，偽存儲器單元mcdmy0包括存儲器晶體管mtdmy0和選擇晶體管stdmy0，以及偽存儲器單元mcdmy1包括存儲器晶體管mtdmy1和選擇晶體管stdmy1。

因此，存儲器晶體管mt0-mt7、mtdmy0、mtdmy1具有相同的結構，以及選擇晶體管st0-st7、stdmy0、stdmy1具有相同的結構。

偽存儲器單元mcdmy0耦合至偽字線wldmy0、偽控制柵極線cgdmy、偽源極線sldmy和偽位線bldmy。偽存儲器單元mcdmy1耦合至偽控制柵極線cgdmy、偽源極線sldmy和偽位線bldmy。沒有偽字線耦合至偽存儲器單元mcdmy1。

更具體地，偽存儲器單元mcdmy0、mcdmy1中的存儲器晶體管mtdmy0、mtdmy1的第一端子耦合至偽控制柵極線cgdmy。偽存儲器單元mcdmy0中的選擇晶體管stdmy0的第一端子耦合至偽字線wldmy0。偽存儲器單元mcdmy1中的選擇晶體管stdmy1的第一端子耦合至接地。第一端子起柵極(控制柵極)的作用。

偽存儲器單元mcdmy0、mcdmy1中的存儲器晶體管mtdmy0、mtdmy1的第二端子耦合至偽源極線sldmy。偽存儲器單元mcdmy0、mcdmy1中的選擇晶體管stdmy0、stdmy1的第二端子分別地通過存儲器晶體管mtdmy0、mtdmy1耦合至偽源極線sldmy。

偽存儲器單元mcdmy0、mcdmy1中的存儲器晶體管mtdmy0、mtdmy1的第三端子分別地通過選擇晶體管stdmy0、stdmy1耦合至偽位線bldmy。偽存儲器單元mcdmy0、mcdmy1中的選擇晶體管stdmy0、stdmy1的第三端子耦合至偽位線bldmy。

因此，選擇晶體管stdmy0、stdmy1的第二端子分別地耦合至存儲器晶體管mtdmy0、mtdmy1的第三端子。第二端子和第三端子起源極或者漏極的作用。例如，當偽源極線sldmy的電壓高于偽位線bldmy的電壓時，第二端子起漏極的作用以及第三端子起源極的作用。同時，當偽位線bldmy的電壓高于偽源極線sldmy的電壓時，第二端子起源極的作用以及第三端子起漏極的作用。

字線驅動器wldrvdmy0具有與字線驅動器wldrv0-wldrv3相同的結構。字線驅動器wldrvdmy0耦合至偽字線wldmy0。當將數據寫入存儲器單元mc0-mc7中的一個時，字線驅動器wldrvdmy0對偽字線wldmy0施加高電平電壓(1v)。同時，當不將數據寫入存儲器單元mc0-mc7中的任何一個時，字線驅動器wldrvdmy0對偽字線wldmy0施加低電平電壓(0v)。

控制柵極線驅動器cgdrvdmy具有與控制柵極線驅動器cgdrv0、cgdrv1相同的結構。控制柵極線驅動器cgdrvdmy耦合至偽控制柵極線cgdmy。當將數據寫入存儲器單元mc0-mc7中的一個時，控制柵極線驅動器cgdrvdmy對偽控制柵極線cgdmy施加高電平電壓(10.5v)。同時，當不將數據寫入存儲器單元mc0-mc7中的任何一個時，控制柵極線驅動器cgdrvdmy對偽控制柵極線cgdmy施加低電平電壓(0v)。

源極線驅動器sldrvdmy具有與源極線驅動器sldrv0、sldrv1相同的結構。源極線驅動器sldrvdmy耦合至偽源極線sldmy。當將數據寫入存儲器單元mc0-mc7中的一個時，源極線驅動器sldrvdmy對偽源極線sldmy施加高電平電壓(4.5v)。同時，當不將數據寫入存儲器單元mc0-mc7中的任何一個時，源極線驅動器sldrvdmy對偽源極線sldmy施加低電平電壓(0v)。

更具體地，源極線驅動器sldrvdmy包括開關sswdmy0、sswdmy1和供應電壓電路svcdmy。偽源極線sldmy通過開關sswdmy0耦合至供應電壓電路svcdmy，并且通過開關sswdmy1耦合至接地。

開關sswdmy0和開關sswdmy1排他地接通。也就是說，當對偽源極線sldmy施加高電平電壓時，源極線驅動器sldrvdmy接通開關sswdmy0并且關斷開關sswdmy1。這將供應電壓電路svcdmy電氣地耦合至偽源極線sldmy并且將接地從偽源極線sldmy電氣地解耦。由此，將由源電壓電路svcdmy生成的高電平電壓(4.5v)施加至偽源極線sldmy。同時，當對偽源極線sldmy施加低電平電壓時，源極線驅動器sldrvdmy關斷開關sswdmy0并且接通開關sswdmy1。這將供應電壓電路svcdmy從偽源極線sldmy電氣地解耦并且將接地電氣地耦合至偽源極線sldmy。由此，將來自接地的低電平電壓(0v)施加至偽源極線sldmy。

例如，開關sswdmy0是p型mos晶體管，以及開關sswdmy1是n型mos晶體管。通過對開關wswdmy0的柵極和開關wswdmy1的柵極施加相同的柵極電壓可以如上面所提到的排他地接通開關sswdmy0和開關sswdmy1。

寫入電路wcdmy耦合至偽位線bldmy。當將數據寫入存儲器單元mc0-mc7中的一個時，寫入電路wcdmy對偽位線bldmy施加具有不對偽存儲器單元mcdmy0進行錯誤寫入的電壓電平的電壓(1.5v)。隨后，寫入電路wcdmy對偽位線bldmy施加恒定電流(1μa)。

更具體地，寫入電路wcdmy包括開關sswdmy0、sswdmy1、電流源電路wccdmy和供應電壓電路wvcdmy。偽位線bldmy通過開關wswdmy0耦合至電流源電路wccdmy，并且通過開關wswdmy1耦合至供應電壓電路wvcdmy。電流源電路wccdmy耦合至接地。也就是說，偽位線bldmy通過開關wswdmy0和電流源電路wccdmy耦合至接地。

開關wswdmy0和開關wswdmy1排他地接通。也就是說，當對偽位線bldmy施加恒定電流時，寫入電路wcdmy接通開關wswdmy0并且關斷開關wswdmy1。這將電流源電路wccdmy電氣地耦合至偽位線bldmy并且將供應電壓電路wvcdmy從偽位線bldmy電氣地解耦。由此，將由電流源電路wccdmy生成的恒定電流(1μa)施加至偽位線bldmy。同時，當對偽位線bldmy施加電壓時，寫入電路wcdmy關斷開關wswdmy0并且接通開關wswdmy1。這將電流源電路wccdmy從偽位線bldmy電氣地解耦并且將供應電壓電路wvcdmy電氣地耦合至偽位線bldmy。由此，將由供應電壓電路wvcdmy生成的電壓(1.5v)施加至偽位線bldmy。

例如，開關wswdmy0是n型mos晶體管，以及開關wswdmy1是p型mos晶體管。通過對開關wswdmy0的柵極和開關wswdmy1的柵極施加相同的柵極電壓可以如上面所提到的排他地接通開關wswdmy0和開關wswdmy1。

此外，偽位線bldmy通過電壓緩沖器電路buf耦合至源極線驅動器sldrv0、sldrv1。電壓緩沖器電路buf運行以使得從偽位線bldmy施加的電壓被分別地施加至源極線驅動器sldrv0、sldrv1。電壓緩沖器電路buf是例如電壓跟隨器電路。

如上所述，偽位線bldmy的電壓被施加至源極線驅動器sldrv0、sldrv1。該電壓起上面提到的“低電平電壓”的作用。

更具體地，源極線驅動器sldrv0包括開關ssw0、ssw1和供應電壓電路svc0。源極線sl0通過開關ssw0耦合至供應電壓電路svc0，并且通過開關ssw1耦合至電壓緩沖器電路buf。

開關ssw0和開關ssw1排他地接通。也就是說，當對源極線sl0施加高電平電壓時，源極線驅動器sldrv0接通開關ssw0并且關斷開關ssw1。這將供應電壓電路svc0電氣地耦合至源極線sl0并且將電壓緩沖器電路buf從源極線sl0電氣地解耦。由此，將由供應電壓電路svc0生成的高電平電壓(4.5v)施加至源極線sl0。同時，當對源極線sl0施加低電平電壓時，源極線驅動器sldrv0關斷開關ssw0并且接通開關ssw1。這將供應電壓電路svc0從源極線sl0電氣地解耦并且將電壓緩沖器電路buf電氣地耦合至源極線sl0。由此，將來自電壓緩沖器電路buf的低電平電壓(偽位線bldmy的電壓)施加至源極線sl0。

例如，開關ssw0是p型mos晶體管，以及開關ssw1是n型mos晶體管。通過對開關ssw0的柵極和開關ssw1的柵極施加相同的柵極電壓可以如上面所提到的排他地接通開關ssw0和開關ssw1。

此外，源極線驅動器sldsrv1包括開關ssw2、ssw3。源極線sl1通過開關ssw2耦合至供應電壓電路svc1，并且通過開關ssw3耦合至電壓緩沖器電路buf。

開關ssw2和開關ssw3排他地接通。也就是說，當對源極線sl1施加高電平電壓時，源極線驅動器sldrv1接通開關ssw2并且關斷開關ssw3。這將供應電壓電路svc1電氣地耦合至源極線sl1并且將電壓緩沖器電路buf從源極線sl1電氣地解耦。由此，將來自供應電壓電路svc1的高電平電壓(4.5v)施加至源極線sl1。同時，當對源極線sl1施加低電平電壓時，源極線驅動器sldrv1關斷開關ssw2并且接通開關ssw3。這將供應電壓電路svc1從源極線sl1電氣地解耦并且將電壓緩沖器電路buf電氣地耦合至源極線sl1。由此，將來自電壓緩沖器電路buf的低電平電壓(偽位線bldmy的電壓)施加至源極線sl1。

例如，開關ssw2是p型mos晶體管，以及開關ssw3是n型mos晶體管。通過對開關ssw2的柵極和開關ssw3的柵極施加相同的柵極電壓可以如上面所提到的排他地接通開關ssw2和開關ssw3。

現在將參考圖2對根據第一實施例的半導體存儲器裝置1中所包括的存儲器單元陣列9的配置進行描述。如圖2中所例示的，存儲器單元陣列9包括設置了多個存儲器單元的區域和在前述區域的外部周邊中設置多個偽存儲器單元的區域。

如稍早提到的，存儲器單元包括存儲器單元mc0-mc7，以及偽存儲器單元包括偽存儲器單元mcdmy0、mcdmy1。

存儲器單元陣列9的外部周邊區域中的存儲器單元特征可以與存儲器單元陣列9的內部區域中的存儲器單元特征不同。原因是這些區域在例如柵極多晶硅的高度上不同。如所指示的，例如，在圖3中，存儲器單元陣列9中的存儲器單元的柵極多晶硅的高度趨向于隨著到存儲器單元陣列9的最外部周邊的距離的減小而減小。因此，存儲器單元特征劣化的概率和存儲器單元缺陷出現的概率趨向于隨著到存儲器單元陣列9最外部周邊的距離的減小而增大。因此，在第一實施例中，插入偽存儲器單元，直到柵極多晶硅的高度被穩定住為止。設置在存儲器單元陣列9中并且包括在柵極多晶硅的高度被穩定地穩定住的區域中的偽存儲器單元之后被用作偽存儲器單元mcdmy0、mcdmy1。

也就是說，在存儲器單元陣列9內，存儲器單元mc0-mc7和偽存儲器單元mcdmy0、mcdmy1設置在從最外部周邊向中心的距離不小于預定值的區域(例如，柵極多晶硅的高度被穩定住的預定義區域)中。盡管圖3的示例描繪了將存儲器單元mc0-mc7設置得比偽存儲器單元mcdmy0、mcdmy1更靠近中心的配置，但是可以采用可替代的配置。例如，在存儲器單元陣列9內，可以將偽存儲器單元mcdmy0、mcdmy1設置得比存儲器單元mc0-mc7更靠近中心。

(第一實施例的操作)

現在將參考圖4對根據第一實施例的半導體存儲器裝置1的寫入操作進行描述。以下對如圖1中所指示的示例進行了描述，在該示例中要將存儲器單元mc0作為寫入目標存儲器單元進行寫入，并且存儲器單元mc2、mc3、mc6、mc7處于擦除狀態中。

在隨后的描述中，要將數據寫入其中的存儲器單元可以被稱為“所選擇的存儲器單元”，以及不將數據寫入其中的存儲器單元可以被稱為“未選擇的存儲器單元”。包括所選擇的存儲器單元的扇區可以被稱為“所選擇的扇區”，以及不包括所選擇的存儲器單元的扇區可以被稱為“未選擇的扇區”。耦合至所選擇的存儲器單元的控制柵極線可以被稱為“所選擇的控制柵極線”，以及未耦合至所選擇的存儲器單元的控制柵極線可以被稱為“未選擇的控制柵極線”。耦合至所選擇的存儲器單元的源極線可以被稱為“所選擇的源極線”，以及未耦合至所選擇的存儲器單元的源極線可以被稱為“未選擇的源極線”。耦合至所選擇的存儲器單元的字線可以被稱為“所選擇的字線”，以及未耦合至所選擇的存儲器單元的字線可以被稱為“未選擇的字線”。耦合至所選擇的存儲器單元的位線可以被稱為“所選擇的位線”，以及未耦合至所選擇的存儲器單元的位線可以被稱為“未選擇的位線”。

在寫入操作之前，通過字線驅動器wldrv0-wldrv3、控制柵極線驅動器cgdrv0、cgdrv1、源極線驅動器sldrv0、sldrv1和寫入電路wc對所有字線wl0-wl3、控制柵極線cg0、cg1、源極線sl0、sl1和位線bl0、bl1施加低電平電壓(0v)。

關于源極線sl0、sl1和位線bl0、bl1，更具體地，如圖5中指示的，寫入電路wc還包括開關wswa-wswd和反相器wnca、wncb，以及半導體存儲器裝置1還包括設置為在電壓緩沖器電路buf之后的開關bswa、bswb和反相器bnc。

位線bl0通過開關wswa耦合至接地，并且通過開關wswb耦合至開關wsw0。也就是說，位線bl0通過開關wswb和開關wsw0耦合至電流源電路wcc0。

開關wswa和開關wswb排他地接通。也就是說，當對位線bl0施加低電平電壓時，寫入電路wc接通開關wswa并且關斷開關wswb。這將接地電氣地耦合至位線bl0并且將開關wsw0從位線bl0電氣地解耦。由此，將低電平電壓(0v)施加至位線bl0。同時，當對位線bl0施加恒定電流或者高電平電壓時，寫入電路wc關斷開關wswa并且接通開關wswb。這將接地從位線bl0電氣地解耦并且將開關wsw0、wsw1兩者電氣地耦合至位線bl0。由此，將恒定電流(1μa)或者高電平電壓(1.5v)施加至位線bl0。

例如，開關wswa和開關wswb是n型mos晶體管。反相器wncb輸入施加至開關wswa的柵極電壓。反相器wncb將所輸入的柵極電壓的邏輯電平反相并且對開關wswb施加經反相的柵極電壓。因此，可以如上面提到的排他地接通開關wswa和開關wswb。

因此，寫入電路wc通過接通開關wswa、關斷開關wswb、接通開關wsw0以及關斷開關wsw1對位線bl0施加低電平電壓(0v)。寫入電路wc通過關斷開關wswa、接通開關wswb、接通開關wsw0以及關斷開關wsw1對位線bl0施加恒定電流(1μa)。寫入電路wc通過關斷開關wswa、接通開關wswb、關斷開關wsw0以及接通開關wsw1而對位線bl0施加高電平電壓(1.5v)。

位線bl1的狀態和開關wswc、wswd、wsw2、wsw3的狀態之間的關系與上面描述的位線bl0的狀態和開關wswa、wswb、wsw0、wsw1的狀態之間的關系相同，并且因此將不對該關系進行描述。

源極線驅動器sldrv0、sldrv1通過開關bswa耦合至接地，并且通過開關bswb耦合至電壓緩沖器電路buf。

開關bswa和開關bswb排他地接通。當將第一電壓作為低電平電壓施加至源極線驅動器sldrv0、sldrv1時，半導體存儲器裝置1接通開關bswa并且關斷開關bswb。這將接地電氣地耦合至源極線驅動器sldrv0、sldrv1并且將電壓緩沖器電路buf從源極線驅動器sldrv0、sldrv1電氣地解耦。由此，將第一電壓(0v)施加至源極線驅動器sldrv0、sldrv1。同時，當將第二電壓作為低電平電壓施加至源極線驅動器sldrv0、sldrv1時，半導體存儲器裝置1關斷開關bswa并且接通開關bswb。這將接地從源極線驅動器sldrv0、sldrv1電氣地解耦并且將電壓緩沖器電路buf電氣地耦合至源極線驅動器sldrv0、sldrv1。由此，將第二電壓(通過電壓緩沖器電路buf傳送的偽位線bldmy的電壓)施加至源極線驅動器sldrv0、sldrv1。

例如，開關bswa和開關bswb是n型mos晶體管。反相器bnc輸入施加至開關bswa的柵極電壓。反相器bnc將所輸入的柵極電壓的邏輯電平反相并且對開關bswb施加經反相的柵極電壓。因此，可以如上面所提到的排他地接通開關bswa和開關bswb。

此外，通過字線驅動器wldrvdmy0、控制柵極線驅動器cgdrvdmy、源極線驅動器sldrvdmy和寫入電路wcdmy將低電平電壓(0v)施加至偽字線wldmy0、偽控制柵極線cgdmy、偽源極線sldmy和偽位線bldmy。

關于偽位線bldmy，更具體地，如圖5中所指示的，寫入電路wcdmy還包括開關wswdmya、wswdmyb和反相器wncdmy。偽位線bldmy通過開關wswdmya耦合至接地，并且通過開關wswdmyb耦合至開關wswdmy0。也就是說，偽位線bldmy通過開關wswdmyb和開關wswdmy0耦合至電流源電路wcc0。

偽位線bldmy的狀態和開關wswdmya、wswdmyb、wswdmy0、wswdmy1的狀態之間的關系與上述的位線bl0的狀態和開關wswa、wswb、wsw0、wsw1的狀態之間的關系相同，并且因此將不對該關系進行描述。

第一時刻(圖4中的(1))

在寫入操作的開始，控制柵極驅動器cgdrv0結束對所選擇的控制柵極線cg0施加低電平電壓(0v)，并且開始對所選擇的控制柵極線cg0施加高電平電壓(10.5v)。源極線驅動器sldrv0結束對所選擇的源極線sl0施加低電平電壓(0v)，并且開始對所選擇的源極線sl0施加高電平電壓(4.5v)。寫入電路wc結束對所有位線bl0、bl1施加低電平電壓(0v)，并且開始對所有位線bl0、bl1施加不對存儲器單元mc0-mc7進行錯誤寫入的高電平電壓(1.5v；高于稍后描述的字線的高電平電壓的電壓)。

此外，控制柵極線驅動器cgdrvdmy結束對偽控制柵極線cgdmy施加低電平電壓(0v)，并且開始對偽控制柵極線cgdmy施加高電平電壓(10.5v)。源極線驅動器sldrvdmy結束對偽源極線sldmy施加低電平電壓(0v)，并且開始對偽源極線sldmy施加高電平電壓(4.5v)。寫入電路wcdmy結束對偽位線bldmy施加低電平電壓(0v)，并且開始對偽位線bldmy施加不對偽存儲器單元mcdmy0進行錯誤寫入的高電平電壓(1.5v；高于稍后描述的偽字線的高電平電壓的電壓)。

第二時刻(圖4中的(2))

字線驅動器wldrvdmy0結束對偽字線wldmy0施加低電平電壓(0v)，并且開始對偽字線wldmy0施加高電平電壓(1.0v)。寫入電路wcdmy結束對偽位線bldmy施加高電平電壓(1.5v)，并且開始對偽位線bldmy施加恒定電流(1μa)。由此，電流在偽存儲器單元mcdmy0中從具有高電壓的偽源極線sldmy向具有相對低的電壓的偽位線bldmy流動。由這種電流流動生成的熱電子之后被注入到浮置柵極中。因此，數據被寫入偽存儲器單元mcdmy0中的存儲器晶體管mtdmy0中。也就是說，在上面的實例中，偽存儲器單元mcdmy0中的選擇晶體管stdmy0和存儲器晶體管mtdmy0的第二端子起漏極的作用，以及第三端子起源極的作用。

在上面的實例中，偽位線bldmy具有通過從偽字線wldmy0的電壓(1.0v；圖1中的“vwldmy0”)減去偽存儲器單元mcdmy0中的選擇晶體管stdmy0的閾值電壓(0.6v；圖1中的“vgs”)獲得的電壓(0.4v)。之后半導體存儲器裝置1關斷開關bswa并且接通開關bswb以結束對未選擇的源極線sl1施加接地電壓(0v)，以及開始通過電壓緩沖器電路buf和源極線驅動器sldrv1對未選擇的源極線sl1施加偽位線bldmy的電壓(0.4v)。

其它存儲器單元mc0-mc7和偽存儲器單元mcdmy1中的選擇晶體管st0-st7、stdmy1的閾值電壓也與偽存儲器單元mcdmy0中的選擇晶體管stdmy0的閾值電壓相同。此處，閾值電壓是傳送用于將數據寫入存儲器單元mc0-mc7和偽存儲器單元mcdmy0、mcdmy1中的每一個中的恒定電流所必需的柵極-源極電壓(通過從柵極電壓減去源極電壓獲得的值)。

也就是說，如圖1中指示的，從電流源電路wcc0向接地傳送的恒定電流降低了選擇晶體管stdmy0的源極(偽位線bldmy)的電壓。源極(偽位線bldmy)的電壓降低，直到通過從選擇晶體管stdmy0的柵極(偽字線wldmy0)的電壓減去源極(偽位線bldmy)的電壓獲得的值等于選擇晶體管stdmy0的閾值電壓為止。之后用于寫入的電流在偽存儲器單元mcdmy0中流動。

第三時刻(圖4中的(3))

字線驅動器wldrv0結束對所選擇的字線wl0施加低電平電壓(0v)并且開始對所選擇的字線wl0施加高電平電壓(1.0v)。寫入電路wc結束對所選擇的位線bl0施加高電平電壓(1.5v)并且開始對所選擇的位線bl0施加恒定電流(1μa)。由此，電流在存儲器單元mc0中從具有高電壓的源極線sl0向具有相對低的電壓的位線bl0流動。由這種電流流動生成的熱電子隨后被注入到浮置柵極中。因此，數據被寫入存儲器單元mc0中。也就是說，在上面的實例中，存儲器單元mc0中的選擇晶體管st0和存儲器晶體管mt0的第二端子起漏極的作用，以及第三端子起源極的作用。

在上面的實例中，正如上面提到的偽存儲器單元mcdmy0的情況一樣，所選擇的位線bl0具有通過從所選擇的字線wl0的電壓(1.0v；圖1中的“vwl0”)減去所選擇的存儲器單元mc0中的選擇晶體管st0的閾值電壓(0.6v；圖1中的“vgs”)獲得的電壓(0.4v)。

此處，如上面提到的，未選擇的源極線sl1的電壓等于偽位線bldmy的電壓(0.4v)。因此，耦合至未選擇的存儲器單元mc2、mc3的所選擇的位線bl0的電壓與耦合至未選擇的存儲器單元mc2、mc3的未選擇的源極線sl1的電壓相同(0.4v)。因此，能夠消除未選擇的存儲器單元mc2、mc3中的亞閾值泄漏電流。

此外，耦合至未選擇的存儲器單元mc6、mc7的未選擇的位線bl1的電壓(1.5v)與耦合至未選擇的存儲器單元mc6、mc7的未選擇的源極線sl1的電壓(0.4v)之間的電壓差減小。另外，通過對源極線sl1施加電壓時產生的襯底偏置效應增大未選擇的存儲器單元mc6、mc7的閾值電壓。因此，可以減小未選擇的存儲器單元mc6、mc7中的亞閾值泄漏電流。

第四時刻(圖4中的(4))

當從第三時刻起已經過去足以將數據寫入所選擇的存儲器單元mc0的時間(圖4中的“寫入周期”)時，字線驅動器wldrv0結束對所選擇的字線wl0施加高電平電壓(1v)并且開始對所選擇的字線wl0施加低電平電壓(0v)。寫入電路wc結束對所選擇的位線bl0施加恒定電流(1μa)并且開始對所選擇的位線bl0施加具有不對存儲器單元mc0進行錯誤寫入的電壓電平的電壓(1.5v)。

第五時刻(圖4中的(5))

字線驅動器wldrvdmy0結束對偽字線wldmy0施加高電平電壓(1v)，并且開始對偽字線wldmy0施加低電平電壓(0v)。寫入電路wcdmy結束對偽位線bldmy施加恒定電流(1μa)并且開始對偽位線bldmy施加具有不對偽存儲器單元mcdmy0進行錯誤寫入的電壓電平的電壓(1.5v)。半導體存儲器裝置1接通開關bswa并且關斷開關bswb以結束對未選擇的源極線sl1施加偽位線bldmy的電壓(0.4v)，以及開始通過源極線驅動器sldrv1對未選擇的源極線sl1施加低電平電壓(0v)。

第六時刻(圖4中的(6))

控制柵極線驅動器cgdrv0結束對所選擇的控制柵極線cg0施加高電平電壓(10.5v)并且開始對所選擇的控制柵極線cg0施加低電平電壓(0v)。源極線驅動器sldrv0結束對所選擇的源極線sl0施加高電平電壓(4.5v)并且開始對所選擇的源極線sl0施加低電平電壓(0v)。寫入電路wc結束對所有位線bl0、bl1施加高電平電壓(1.5v)并且開始對所有位線bl0、bl1施加低電平電壓(0v)。

此外，控制柵極線驅動器cgdrvdmy結束對偽控制柵極線cgdmy施加高電平電壓(10.5v)并且開始對偽控制柵極線cgdmy施加低電平電壓(0v)。源極線驅動器sldrvdmy結束對偽源極線sldmy施加高電平電壓(4.5v)并且開始對偽源極線sldmy施加低電平電壓(0v)。寫入電路wcdmy結束對偽位線bldmy施加高電平電壓(1.5v)并且開始對偽位線bldmy施加低電平電壓(0v)。

(第一實施例的修改例)

以上描述涉及在第一時刻改變例如位線bl0、bl1的電壓電平之后在第二時刻開始對偽字線wldmy0施加高電平電壓(1v)的情況。然而，第一實施例不限于這種操作。關于偽存儲器單元mcdmy0，不一定要采取預防措施防止錯誤寫入。因此，如以下參照圖6描述的，可以在不施加不對偽存儲器單元mcdmy0進行錯誤寫入的電壓(1.5v)的情況下在第一至第六時刻可替代地對偽字線wldmy0施加高電平電壓(1v)。為了說明的簡潔起見，下面通過指示與參照圖4所描述的操作的差別來描述這種可替代的操作。

第一時刻(圖6中的(1))

字線驅動器wldrvdmy0結束對偽字線wldmy0施加低電平電壓(0v)并且開始對偽字線wldmy0施加高電平電壓(1.0v)。寫入電路wcdmy結束對偽位線bldmy施加低電平電壓(0v)并且開始對偽位線bldmy施加恒定電流(1μa)。此外，半導體存儲器裝置1關斷開關bswa并且接通開關bswb。因此，正如稍早描述的操作的情況一樣，偽位線bldmy和未選擇的源極線sl1具有通過從偽字線wldmy0的電壓(1.0v)減去偽存儲器單元mcdmy0中的選擇晶體管stdmy0的閾值電壓(0.6v)獲得的電壓(0.4v)。

第六時刻(圖6中的(6))

字線驅動器wldrvdmy0結束對偽字線wldmy0施加高電平電壓(1.0v)并且開始對偽字線wldmy0施加低電平電壓(0v)。此外，半導體存儲器裝置1接通開關bswa并且關斷開關bswb。之后未選擇的源極線sl1的電壓等于接地電壓(0v)。寫入電路wcdmy結束對偽位線bldmy施加恒定電流(1μa)并且開始對偽位線bldmy施加低電平電壓(0v)。

因此，在第二時刻(圖6中的(2))以及在第五時刻(圖6中的(5))不需要添加控制信號。更具體地，半導體存儲器裝置1包括控制電路(未示出)，該控制電路對要施加至信號線路wl0-wl3、wldmy0、cg0、cg1、cgdmy、sl0、sl1、sldmy、bl0、bl1、bldmy的電壓或者電流的改變實行全面控制。控制電路輸出控制信號，用于向驅動器wldrv1-wldrv3、wldrvdmy0、cgdrv0、cgdrv1、cgdrvdmy、sldrv0、sldrv1、sldrvdmy和寫入電路wc、wcdmy給出用于電壓改變或者電流改變的指令。驅動器wldrv1-wldrv3、wldrvdmy0、cgdrv0、cgdrv1、cgdrvdmy、sldrv0、sldrv1、sldrvdmy和寫入電路wc、wcdmy施加例如上面提到的遵循來自控制電路的控制信號的電壓電平改變。

同時，根據參考圖6所描述的操作，控制電路不需要在第二時刻(圖6中的(2))以及在第五時刻(圖6中的(5))輸出用于電壓改變或者電流改變的控制信號。因此，可以簡化控制電路的配置。此外，根據本修改例，寫入電路wcdmy不需要開關wswdmy0、wswdmy1和供應電壓電路wvcdmy。

(第一實施例的有利效果)

(1)如上所述，當要對字線wl0施加用于將數據寫入存儲器單元mc0的預定電壓(1v)時，第一實施例將偽位線bldmy耦合至源極線sl1并且對偽存儲器單元mcdmy0的偽字線wldmy0施加預定電壓(1v)。

因此，在寫入操作期間，對耦合至耦合到所選擇的位線bl0的未選擇的存儲器單元mc2、mc3的未選擇的源極線sl1施加0.4v的電壓，該電壓與耦合至要將數據寫入其中的所選擇的存儲器單元mc0的所選擇的位線bl0的電壓相同。因此，在未選擇的存儲器單元mc2、mc3中，能夠消除從源極線sl1向位線bl0流動的亞閾值泄漏電流和從位線bl0向源極線sl1流動的亞閾值泄漏電流兩者。

當泄漏電流從位線bl0向源極線sl1流動時，由未選擇的存儲器單元mc2、mc3傳送的泄漏電流實際上將所選擇的位線bl0的電壓降低至低于0.4v的電壓。這增大了未選擇的存儲器單元mc2、mc3的源極電壓(所選擇的位線bl0的電壓)與漏極電壓(所選擇的源極線sl0的電壓)之間的差。因此，可想到的是，在未選擇的存儲器單元mc2、mc3中可能發生錯誤的數據寫入(寫入干擾)。當泄漏電流從源極線sl1向位線bl0流動時，由未選擇的存儲器單元mc2、mc3傳送的泄漏電流實際上將所選擇的位線bl0的電壓提高至高于0.4v的電壓。這減小了所選擇的存儲器單元mc0的源極電壓(所選擇的位線bl0的電壓)與漏極電壓(所選擇的源極線sl0的電壓)之間的差。因此，可以想到的是，熱電子的數量可能減少以使所選擇的存儲器單元mc0的寫入周期增大或者產生寫入錯誤。同時，第一實施例能夠消除如稍早所描述的泄漏電流并且由此避免上面的問題。

(2)在寫入操作期間，所選擇的位線具有通過從所選擇的字線的高電平電壓減去所選擇的存儲器單元的所選擇的晶體管傳送寫入電流所必需的柵極-源極電壓(vgs)而獲得的電壓。

在寫入操作期間，由供應電壓電路生成的字線的高電平電壓和由電流源電路生成的寫入恒定電流可能在某些情況下由于例如溫度改變而偏離指定值。此外，存儲器單元中的所選擇的晶體管的閾值電壓隨溫度而改變。另外，字線的高電平電壓、存儲器單元中的所選擇的晶體管的閾值電壓和寫入電流可能由于制造中的變化(例如，柵極氧化物膜厚度的修整(finish))而偏離它們的指定值。

圖7是例示在寫入操作期間所選擇的位線的電壓相對于所選擇的字線的高電平電壓的溫度依賴性的圖。

存儲器單元中的所選擇的晶體管的閾值電壓隨溫度而變化。在標準條件下，溫度越低，閾值電壓越高。因此，所需的閾值電壓vgs隨著溫度的降低而增大(低溫閾值電壓vgs_lt>高溫閾值電壓vgs_ht)。由此，如果假設所選擇的字線的電壓vwl不論溫度如何都是恒定的，則所選擇的位線的電壓vbl隨著溫度的降低而減小。此外，如果所選擇的字線具有高于指定值vwl的電壓vwl’，則所選擇的位線具有高于指定值vbl的電壓vbl’。

因此，所選擇的位線的電壓隨溫度和其它環境因素的改變以及制造中的元素變化而變化。同時，第一實施例對耦合至未選擇的存儲器單元mc2、mc3的未選擇的源極線sl1施加實際上在偽寫入期間由偽存儲器單元mcdmy0生成的位線bldmy的電壓。這確保所選擇的位線bl0的電壓與未選擇的源極線sl1的電壓相同。因此，即使在所選擇的位線bl0的電壓由于例如溫度的改變和制造中的變化而改變時，也能夠消除亞閾值泄漏電流。

(3)此外，第一實施例另外包括存儲器單元mc6、mc7。當將數據寫入存儲器單元mc0時，寫入電路wc對耦合至存儲器單元mc6、mc7的位線bl1施加防止對存儲器單元mc6、mc7的錯誤寫入的預定電壓(1.5v)。

另外，在寫入操作期間，耦合至未選擇的位線bl1的未選擇的存儲器單元mc6、mc7還耦合至未選擇的源極線sl1，其中對未選擇的源極線sl1施加由偽存儲器單元mcdmy0生成的偽位線bldmy的電壓(0.4v)。這不僅減小了耦合至未選擇的存儲器單元mc6、mc7的未選擇的位線bl1的電壓與耦合至未選擇的存儲器單元mc6、mc7的未選擇的源極線sl1的電壓之間的電壓差，而且還由于對源極線sl1施加電壓時所產生的襯底偏置效應而增大了未選擇的存儲器單元mc6、mc7的閾值電壓。因此，還可以減小耦合至未選擇的位線bl1的未選擇的存儲器單元mc6、mc7中流動的亞閾值泄漏電流。

第二實施例

(第二實施例的配置)

現在將參考附圖對本發明的第二實施例進行描述。與第一實施例中的對應元件相同的元件例如由與對應元件相同的附圖標記指示，并且將不被冗余地描述。首先，將參考圖8對根據第二實施例的半導體存儲器裝置2的配置進行描述。

如圖8中所例示的，根據第二實施例的半導體存儲器裝置2與圖1中所例示的根據第一實施例的半導體存儲器裝置1的不同在于前者額外包括字線驅動器wldrvdmy1。此外，在第二實施例中，偽存儲器單元mcdmy1中的選擇晶體管stdmy1的第一端子耦合至偽字線wldmy1而未耦合至接地。

在第二實施例中，在將數據寫入耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6(存儲器單元陣列9的奇數行中的存儲器單元而并非存儲器單元陣列9中的所有存儲器單元mc0-mc7)中的一個時，字線驅動器wldrvdmy0對偽字線wldmy0施加高電平電壓(1v)。同時，當不將數據寫入耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6中的任何一個時，字線驅動器wldrvdmy0對偽字線wldmy0施加低電平電壓(0v)。

字線驅動器wldrvdmy1具有與字線驅動器wldrv0-wldrv3、wldrvdmy0相同的結構。字線驅動器wldrvdmy1耦合至偽字線wldmy1。當將數據寫入耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7(存儲器單元陣列9的偶數行中的存儲器單元而并非存儲器單元陣列9中的所有存儲器單元mc0-mc7)中的一個時，字線驅動器wldrvdmy1對偽字線wldmy1施加高電平電壓(1v)。同時，當不將數據寫入耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7中的任何一個時，字線驅動器wldrvdmy1對偽字線wldmy1施加低電平電壓(0v)。

(第二實施例的操作)

簡而言之，當對耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6(存儲器單元陣列9的奇數行中的存儲器單元)進行寫入時，第二實施例對偶數偽字線wldmy0施加高電平電壓(1v)。由此，將把數據寫入偶數偽存儲器單元mcdmy0(存儲器單元陣列9的奇數行中的偽存儲器單元)時生成的位線bldmy的電壓施加至未選擇的源極線。

同時，當對耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7(存儲器單元陣列9的偶數行中的存儲器單元)進行寫入時，第二實施例對奇數偽字線wldmy1施加高電平電壓(1v)。由此，將把數據寫入奇數偽存儲器單元(存儲器單元陣列9的偶數行中的偽存儲器單元)時生成的位線bldmy的電壓施加至未選擇的源極線。

(第二實施例的修改例)

在第二實施例中，同樣的，如同第一實施例的修改例的情況，可以在不施加不對偽存儲器單元mcdmy0、mcdmy1進行錯誤寫入的電壓(1.5v)的情況下在第一至第六時刻對偽字線wldmy0、wldmy1施加高電平電壓(1v)。

(第二實施例的有利效果)

如上所述，當要對字線wl0施加用于將數據寫入存儲器單元mc0的預定電壓(1v)時，第二實施例將偽位線bldmy耦合至源極線sl1并且對偽存儲器單元mcdmy0的偽字線wldmy0施加預定電壓(1v)。同時，當要對字線wl1施加用于將數據寫入存儲器單元mc1的預定電壓(1v)時，第二實施例將偽位線bldmy耦合至源極線sl1并且對偽存儲器單元mcdmy1的偽字線wldmy1施加預定電壓。

在存儲器單元陣列9中，存儲器單元mc0和偽存儲器單元mcdmy0設置在奇數行中，以及存儲器單元mc1和偽存儲器單元mcdmy1設置在偶數行中。

(1)由于例如半導體制造期間的光掩模曝光處理中的未對準，由耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6呈現的性質可能在某些情況下與由耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7呈現的性質不同。如果，例如在選擇晶體管的柵極多晶硅蝕刻處理中出現未對準，則耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6中的選擇晶體管st0、st2、st4、st6的l尺寸可能在某些情況下變得比指定的l尺寸薄。在這種實例中，耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc5的選擇晶體管st1、st3、st5、st7的l尺寸變得比指定的l尺寸厚。

在上面的實例中，出現了耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6中的選擇晶體管st0、st2、st4、st6的閾值電壓的減小，以及出現了耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7中的選擇晶體管st1、st3、st5、st7的閾值電壓的增大。

圖9是例示當耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6中的選擇晶體管st0、st2、st4、st6的閾值電壓減小并且耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7中的選擇晶體管st1、st3、st5、st7的閾值電壓增大時所施加的影響的圖。

當耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6中的選擇晶體管st0、st2、st4、st6的閾值電壓vgs_e低并且耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7中的選擇晶體管st1、st3、st5、st7的閾值電壓vgs_o高(vgs_e<vgs_o)時，寫入操作期間偶數字線wl0、wl2的位線電壓vbl_e高于奇數字線wl1、wl3的位線電壓vbl_o。

第一實施例僅使用耦合至偶數字線的偽存儲器單元mcdmy0。當要將數據寫入偶數字線wl0上的存儲器單元mc0時，因為耦合至未選擇的存儲器單元mc、mc3的位線bl0的電壓vbl_e與未選擇的源極sl1的電壓vbl_e相同，所以能夠消除泄漏電流。同時，當要將數據寫入奇數字線wl1上的存儲器單元mc1時，未選擇的源極線sl1具有低于耦合至未選擇的存儲器單元mc2、mc3的位線bl0的電壓vbl_e的電壓vbl_o。因此，生成從位線bl0向源極線sl1的泄漏電流。

同時，在第二實施例中，當要將數據寫入耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6時，對耦合至未選擇的存儲器單元mc2、mc3的源極線sl1施加在將數據寫入耦合至偶數字線wldmy0的偽存儲器單元mcdmy0時生成的偽位線bldmy的電壓。因此，耦合至未選擇的存儲器單元mc2、mc3的位線bl0具有與源極線sl1相同的電壓。由此，能夠消除亞閾值泄漏電流。

此外，當要將數據寫入耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7時，對耦合至未選擇的存儲器單元mc2、mc3的源極線sl1施加在將數據寫入耦合至奇數字線wldmy1的偽存儲器單元mcdmy1時生成的偽位線bldmy的電壓。因此，耦合至未選擇的存儲器單元mc2、mc3的位線bl0具有與源極線sl1相同的電壓。由此，能夠消除亞閾值泄漏電流。

因此，即使當由于制造期間的未對準的影響而使得耦合至偶數字線wl0、wl2的存儲器單元mc0、mc2、mc4、mc6在存儲器單元選擇晶體管閾值電壓上與耦合至奇數字線wl1、wl3的存儲器單元mc1、mc3、mc5、mc7不同時，也能夠消除亞閾值泄漏電流。

第三實施例

(第三實施例的配置)

現在將參考附圖對本發明的第三實施例進行描述。與第一實施例中的對應元件相同的元件例如由與對應元件相同的附圖標記指示，并且將不被冗余地描述。首先，將參考圖10對根據第三實施例的半導體存儲器裝置3的配置進行描述。

如圖10所例示的，根據第三實施例的半導體存儲器裝置3與圖1中例示的根據第一實施例的半導體存儲器裝置1的不同在于前者不包括控制柵極線驅動器cgdrvdmy、源極線驅動器sldrvdmy和寫入電路wcdmy，但包括字線晶體管wlt、恒定電流電路lcc和供應電壓電路vc。

此外，根據第三實施例的半導體存儲器裝置3不包括偽控制柵極線cgdmy和偽源極線sldmy。每個偽存儲器單元的第一端子和第二端子耦合至接地，以及第三端子被置于浮置狀態中(圖10中的“flt”)。另外，偽字線wldmy0耦合至字線晶體管wlt的第一端子而不耦合至偽存儲器單元mcdmy0中的選擇晶體管stdmy0的第一端子。

字線晶體管wlt具有與存儲器單元mc0-mc7中的選擇晶體管st0-st7相同的結構。字線晶體管wlt在例如柵極氧化物膜厚度和離子注入條件上與存儲器單元mc0-mc7中的選擇晶體管st0-st7相同，使得這些晶體管具有相同的閾值電壓。

字線晶體管wlt的第二端子耦合至供應電壓電路vc。字線晶體管wlt的第三端子耦合至偽位線bldmy。因此，第三實施例中的電壓緩沖器電路buf運行以使得從字線晶體管wlt施加至偽位線bldmy的電壓被施加至源極線驅動器sldvr0、sldrv1中的每一個。供應電壓電路vc生成預定電壓并且對字線晶體管wlt施加該預定電壓。預定電壓可以具有考慮到寫入操作期間在bldmy電壓(0.4v)下傳送恒定電流(1μa)所必需的漏極-源極電壓(vds)的任何值(例如，1v或者更高)。

恒定電流電路lcc耦合至偽位線bldmy。恒定電流電路lcc對偽位線bldmy施加與寫入操作期間由寫入電路wc對所選擇的位線施加的恒定電流相同的恒定電流(1μa)。更具體地，恒定電流電路lcc包括電流源電路cc。偽位線bldmy耦合至電流源電路cc。由電流源電路cc生成的恒定電流(1μa)被施加至偽位線bldmy。

如上所述，當要將數據寫入第三實施例中的存儲器單元mc0-mc7中的一個時，對字線晶體管wlt施加與施加至存儲器單元mc0-mc7中的選擇晶體管st0-st7的電壓相同的電壓(1v)。字線晶體管wlt具有與存儲器單元mc0-mc7中的選擇晶體管st0-st7相同的閾值電壓(0.6伏)。

因此，偽位線bldmy具有通過從偽字線wldmy0的電壓(1.0v)減去閾值電壓(0.6v)獲得的0.4v的電壓。也就是說，在第三實施例中，同樣的，執行寫入操作以使得與所選擇的位線的電壓相同的電壓被施加至未選擇的源極線。因此，能夠消除泄漏電流。如果預期目的是如上所述地生成與所選擇的位線的電壓(0.4v)相同的電壓(0.4v)，則不需要存儲器晶體管。

(第三實施例的操作)

現在將參考圖11對根據第三實施例的半導體存儲器裝置3的寫入操作進行描述。下文對如圖10所指示的示例進行了描述，在該示例中要將存儲器單元mc0作為寫入目標存儲器單元進行寫入并且存儲器單元mc2、mc3、mc6、mc7處于擦除狀態中。

在寫入操作之前，字線wl0-wl3、控制柵極線cg0、cg1、源極線sl0、sl1、偽字線wldmy0(圖11中的“字線晶體管字線”)和偽位線bldmy(圖11中的“字線晶體管位線”)于與在第一實施例中的狀態相同的狀態中。

關于偽位線bldmy，更具體地，如圖12中所指示的，恒定電流電路lcc還包括開關lswa、lswb和反相器lnc。偽位線bldmy通過開關lswa耦合至接地，并且通過開關lswb耦合至電流源電路cc。電流源電路cc耦合至接地。也就是說，偽位線bldmy通過開關lswb和電流源電路cc耦合至接地。

開關lswa和開關lswb排他地接通。更具體地，當對偽位線bldmy施加低電平電壓時，恒定電流電路lcc接通開關lswa并且關斷開關lswb。這將接地電氣地耦合至偽位線bldmy并且使電流源電路cc從偽位線bldmy電氣地解耦。由此，將低電平電壓(0v)施加至偽位線bldmy。同時，當對偽位線bldmy施加恒定電流時，恒定電流電路lcc關斷開關lswa并且接通開關lswb。這將接地從偽位線bldmy電氣地解耦并且將電流源電路cc電氣地耦合至偽位線bldmy。由此，將恒定電流(1μa)施加至偽位線bldmy。

例如，開關lswa和開關lswb是n型mos晶體管。反相器lnc輸入施加至開關lswa的柵極電壓。反相器lnc將所輸入的柵極電壓的邏輯電平反相并且對開關lswb施加經反相的柵極電壓。因此，可以如上面提到的排他地接通開關lswa和開關lswb。

因為源極線sl0、sl1和位線bl0、bl1與參照圖5結合第一實施例所描述的相同，所以此處將不對它們進行描述。

第一時刻(圖11中的(1))

在寫入操作的開始，所選擇的控制柵極線cg0、所選擇的源極線sl0和位線bl0、bl1的電壓以與第一實施例中的方式相同的方式改變。

第二時刻(圖11中的(2))

偽字線wldmy0的電壓以與第一實施例中的方式相同的方式改變。恒定電流電路lcc結束對偽位線bldmy施加低電平電壓(0v)，并且開始對偽位線bldmy施加恒定電流(1μa)。在該實例中，偽位線bldmy具有通過從偽字線wldmy0的電壓(1.0v；圖1中的“vwldmy0”)減去字線晶體管wlt的閾值電壓(0.6v；圖1中的“vgs”)獲得的0.4v的電壓。然后，如同第一實施例的情況，半導體存儲器裝置3關斷開關bswa并且接通開關bswb以結束對未選擇的源極線sl1施加接地電壓(0v)，以及開始通過電壓緩沖器電路buf和源極線驅動器sldrv1對未選擇的源極線sl1施加偽位線bldmy的電壓(0.4v)。

第三時刻(圖11中的(3))

所選擇的字線wl0和所選擇的位線bl0的電壓以與第一實施例中的方式相同的方式改變。

在第三實施例中，同樣的，未選擇的源極線sl1具有與偽位線bldmy相同的電壓(0.4v)。由此，耦合至未選擇的存儲器單元mc2、mc3的所選擇的位線bl0具有與耦合至未選擇的存儲器單元mc2、mc3的未選擇的源極線sl1相同的電壓(0.4v)。因此，能夠消除未選擇的存儲器單元mc2、mc3中的亞閾值泄漏電流。

此外，耦合至未選擇的存儲器單元mc6、mc7的未選擇的位線bl1的電壓(1.5v)與耦合至未選擇的存儲器單元mc6、mc7的未選擇的源極線sl1的電壓(0.4v)之間的電壓差減小。另外，未選擇的存儲器單元mc6、mc7的閾值電壓通過在對源極線sl1施加電壓時產生的襯底偏置效應而增大。因此，可以減小未選擇的存儲器單元mc6、mc7中的亞閾值泄漏電流。

第四時刻(圖11中的(4))

所選擇的字線wl0和所選擇的位線bl0的電壓以與第一實施例中的方式相同的方式改變。

第五時刻(圖11中的(5))

偽字線wldmy0和未選擇的源極線sl1的電壓以與第一實施例中的方式相同的方式改變。恒定電流電路lcc結束對偽位線bldmy施加恒定電流(1μa)并且開始對偽位線bldmy施加低電平電壓(0v)。

第六時刻(圖11中的(6))

所選擇的控制柵極線cg0、所選擇的源極線sl0和位線bl0、bl1的電壓以與第一實施例中的方式相同的方式改變。

(第三實施例的修改例)

上面的描述涉及在第一時刻改變例如位線bl0、bl1的電壓電平之后在第二時刻開始對偽字線wldmy0施加高電平電壓的情況。然而，第三實施例不限于這種操作。如下面參照圖13所描述的，可以在第一至第六時刻對偽字線wldmy0可替代地施加高電平電壓(1v)。為了說明的簡潔起見，下面通過指示與參照圖11所描述的操作的差別來描述這種可替代的操作。

第一時刻(圖13中的(1))

字線驅動器wldrvdmy0結束對偽字線wldmy0施加低電平電壓(0v)并且開始對偽字線wldmy0施加高電平電壓(1.0v)。恒定電流電路lcc結束對偽位線bldmy施加低電平電壓(0v)并且開始對偽位線bldmy施加恒定電流(1μa)。此外，半導體存儲器裝置3關斷開關bswa并且接通開關bswb。因此，正如稍早所描述的操作的情況，偽位線bldmy和未選擇的源極線sl1具有通過從偽字線wldmy0的電壓(1.0v)減去字線晶體管wlt的閾值電壓(0.6v)獲得的電壓(0.4v)。

第六時刻(圖13中的(6))

字線驅動器wldrvdmy0結束對偽字線wldmy0施加高電平電壓(1.0v)并且開始對偽字線wldmy0施加低電平電壓(0v)。此外，半導體存儲器裝置3接通開關bswa并且關斷開關bswb。之后未選擇的源極線sl1的電壓等于接地電壓(0v)。恒定電流電路lcc結束對偽位線bldmy施加恒定電流(1μa)并且開始對偽位線bldmy施加低電平電壓(0v)。

因此，不需要從控制電路輸出控制信號以在第二時刻(圖11中的(2))以及在第五時刻(圖11中的(5))施加電壓或者電流改變。因此，可以簡化控制電路的配置。

(第三實施例的有利效果)

如上所述，第三實施例中的字線晶體管wlt不是包括在存儲器單元中的晶體管。當要將數據寫入存儲器單元mc0時，施加至耦合至字線晶體管wlt的偽字線wldmy0的電壓比施加至耦合至存儲器單元mc0中的存儲器晶體管mt0的控制柵極線的電壓低。

在第一和第二實施例中的寫入操作期間，對偽存儲器單元mcdmy0、mcdmy1的柵極恒定地施加寫入操作所需的高電壓(10.5v)。在寫入操作期間，偽存儲器單元保持在通過為寫入所施加的高電壓來生成熱電子的狀態中。當熱電子被俘獲到選擇晶體管的柵極氧化物膜中時，選擇晶體管的閾值改變。由于熱電子，這種閾值改變也發生在正常存儲器單元中。然而，由于偽存儲器單元的數量與正常存儲器單元的數量之間的差別使得對偽存儲器單元比對正常存儲器單元施加了更長時間周期的高電壓，因此偽存儲器單元受到更顯著的影響。

在上面的實例中，偽位線bldmy的電壓(即，未選擇的源極線sl1的電壓)與用于寫入的所選擇的位線的電壓不同。因此，不能產生預期的泄漏電流消除效應。

同時，第三實施例不對字線晶體管wlt施加高電壓。因此，可以抑制由熱電子引起的特征改變的影響。

第四實施例

(第四實施例的配置)

現在將參考附圖對本發明的第四實施例進行描述。與第一實施例中的對應元件相同的元件例如由與對應元件相同的附圖標記指示，并且將不被冗余地描述。首先，將參考圖14對根據第四實施例的半導體存儲器裝置4的配置進行描述。

如圖14所例示的，根據第四實施例的半導體存儲器裝置4與根據第一實施例的半導體存儲器裝置1的不同在于前者不包括字線驅動器wldrvdmy、控制柵極線驅動器cgdrvdmy和源極線驅動器sldrvdmy。

此外，半導體存儲器裝置4不包括偽字線wldmy0、偽控制柵極線cgdmy、偽源極線sldmy和偽位線bldmy。由此，每個偽存儲器單元的第一端子和第二端子耦合至接地，以及第三端子被置于浮置狀態中。應當注意的是，在第四實施例的附圖中沒有示出偽存儲器單元。

在第四實施例中，存儲器單元mc8-mc15明確地用作附加存儲器區域。相應地，還明確地使用位線bl2、bl3。此外，第四實施例中的電壓緩沖器電路buf耦合至寫入電路wc而不耦合至偽位線bldmy。

存儲器單元mc8-mc11在同一列中。存儲器單元mc12-mc15在同一列中。存儲器單元mc8、mc12與存儲器單元mc0、mc4在同一行中。存儲器單元mc9、mc13與存儲器單元mc1、mc5在同一行中。存儲器單元mc10、mc14與存儲器單元mc2、mc6在同一行中。存儲器單元mc11、mc15與存儲器單元mc3、mc7在同一行中。

因此，控制柵極線cg0耦合至存儲器單元mc8、mc9、mc12、mc13中的存儲器晶體管mt8、mt9、mt12、mt13的第一端子并且耦合至存儲器單元mc0、mc1、mc4、mc5中的存儲器晶體管mt0、mt1、mt4、mt5的第一端子。控制柵極線cg1耦合至存儲器單元mc10、mc11、mc14、mc15中的存儲器晶體管mt10、mt11、mt14、mt15的第一端子并且耦合至存儲器單元mc2、mc3、mc6、mc7中的存儲器晶體管mt2、mt3、mt6、mt7的第一端子。

字線wl0耦合至存儲器單元mc8、mc12中的選擇晶體管st8、st12的第一端子并且耦合至存儲器單元mc0、mc4中的選擇晶體管st0、st4的第一端子。字線wl1耦合至存儲器單元mc9、mc13中的選擇晶體管st9、st13的第一端子并且耦合至存儲器單元mc1、mc5中的選擇晶體管st1、st5的柵極。字線wl2耦合至存儲器單元mc10、mc14中的選擇晶體管st10、st14的第一端子并且耦合至存儲器單元mc2、mc6中的選擇晶體管st2、st6的第一端子。字線wl3耦合至存儲器單元mc11、mc15中的選擇晶體管st11、st15的第一端子并且耦合至存儲器單元mc3、mc7中的選擇晶體管st3、st7的第一端子。

源極線sl2耦合至存儲器單元mc8、mc9、mc12、mc13中的存儲器晶體管mt8、mt9、mt12、mt13的第二端子并且耦合至存儲器單元mc0、mc1、mc4、mc5中的存儲器晶體管mt0、mt1、mt4、mt5的第二端子。源極線sl3耦合至存儲器單元mc10、mc11、mc14、mc15中的存儲器晶體管mt10、mt11、mt14、mt15的第二端子并且耦合至存儲器單元mc2、mc3、mc6、mc7中的存儲器晶體管mt2、mt3、mt6、mt7的第二端子。

存儲器單元mc8、mc9、mc12、mc13中的選擇晶體管st8、st9、st12、st13的第二端子分別地通過存儲器晶體管mt8、mt9、mt12、mt13耦合至源極線sl0。存儲器單元mc10、mc11、mc14、mc15中的選擇晶體管st10、st11、st14、st15的第二端子分別地通過存儲器晶體管mt10、mt11、mt14、mt15耦合至源極線sl1。

存儲器單元mc8-mc11中的選擇晶體管st8-st11的第三端子耦合至位線bl2。存儲器單元mc12-mc15中的選擇晶體管st12-st15的第三端子耦合至位線bl3。

存儲器單元mc8-mc11中的存儲器晶體管mt8-mt11的第三端子分別地通過選擇晶體管st8-st11耦合至位線bl2。存儲器單元mc12-mc15中的存儲器晶體管mt12-mt15的第三端子分別地通過選擇晶體管st12-st15耦合至位線bl3。也就是說，選擇晶體管st8-st15的第二端子分別地耦合至存儲器晶體管mt8-mt15的第三端子。

根據第四實施例的寫入電路wc與根據第一實施例的寫入電路wc的不同在于前者還耦合至位線bl2、bl3。當將數據寫入耦合至位線bl2的存儲器單元mc8-mc15中的一個時，寫入電路wc對位線bl2、bl3中的每一個施加具有不對存儲器單元mc8-mc15進行錯誤寫入的電壓電平的電壓(例如，1.5v)。隨后，當不將數據寫入耦合至位線bl2的存儲器單元mc12-mc15中的任何一個并且將數據寫入耦合至位線bl3的存儲器單元mc8-mc11中的一個時，寫入電路wc對位線bl2施加恒定電流(例如，1μa)并且對位線bl3連續地施加上面提到的電壓。同時，當不將數據寫入耦合至位線bl2的存儲器單元mc8-mc11中的任何一個并且將數據寫入耦合至位線bl3的存儲器單元mc12-mc15中的一個時，寫入電路wc對位線bl3施加恒定電流(例如，1μa)并且對位線bl2連續地施加上面提到的電壓。

更具體地，根據第四實施例的寫入電路wc與根據第一實施例的寫入電路wc的不同在于前者還包括開關wsw1-wsw7、電流源電路wcc1和供應電壓電路wvc2、wvc3。位線bl2通過開關wsw4耦合至電流源電路wcc1，并且通過開關wsw5耦合至供應電壓電路wvc2。位線bl3通過開關wsw6耦合至電流源電路wcc1，并且通過開關wsw7耦合至供應電壓電路wvc3。電流源電路wcc1耦合至接地。也就是說，位線bl2通過開關wsw4和電流源電路wcc1耦合至接地，以及位線bl3通過開關wsw6和電流源電路wcc1耦合至接地。

開關wsw4和開關wsw5排他地接通。也就是說，當對位線bl2施加恒定電流時，寫入電路wc接通開關wsw4并且關斷開關wsw5。這將電流源電路wcc1電氣地耦合至位線bl2并且將供應電壓電路wvc2從位線bl2電氣地解耦。由此，將由電流源電路wcc1生成的恒定電流(1μa)施加至位線bl2。同時，當對位線bl2施加電壓時，寫入電路wc關斷開關wsw4并且接通開關wsw5。這將電流源電路wcc1從位線bl2電氣地解耦并且將供應電壓電路wvc2電氣地耦合至位線bl2。由此，將由供應電壓電路wvc2生成的電壓(1.5v)施加至位線bl2。

例如，開關wsw4是n型mos晶體管，以及開關wsw5是p型mos晶體管。通過對開關wsw4的柵極和開關wsw5的柵極施加相同的柵極電壓可以如上面提到的排他地接通開關wsw4和開關wsw5。

開關wsw6和開關wsw7排他地接通。也就是說，當對位線bl3施加恒定電流時，寫入電路wc接通開關wsw6并且關斷開關wsw7。這將電流源電路wcc1電氣地耦合至位線bl3并且將供應電壓電路wvc3從位線bl3電氣地解耦。由此，將由電流源電路wcc1生成的恒定電流(1μa)施加至位線bl3。同時，當對位線bl3施加電壓時，寫入電路wc關斷開關wsw6并且接通開關wsw7。這將電流源電路wcc1從位線bl3電氣地解耦并且將供應電壓電路wvc3電氣地耦合至位線bl3。由此，將由供應電壓電路wvc3生成的電壓(1.5v)施加至位線bl3。

例如，開關wsw6是n型mos晶體管，以及開關wsw7是p型mos晶體管。通過對開關wsw6的柵極和開關wsw7的柵極施加相同的柵極電壓可以如上面提到的排他地接通開關wsw6和開關wsw7。

當將數據寫入耦合至位線bl0的存儲器單元mc0-mc3中的一個時，寫入電路wc對電壓緩沖器電路buf施加位線bl0的電壓。當將數據寫入耦合至位線bl1的存儲器單元mc4-mc7中的一個時，寫入電路wc對電壓緩沖器電路buf施加位線bl1的電壓。當將數據寫入耦合至位線bl2的存儲器單元mc8-mc11中的一個時，寫入電路wc對電壓緩沖器電路buf施加位線bl2的電壓。當將數據寫入耦合至位線bl3的存儲器單元mc12-mc15中的一個時，寫入電路wc對電壓緩沖器電路buf施加位線bl3的電壓。

更具體地，根據第四實施例的寫入電路wc與根據第一實施例的寫入電路wc的不同在于前者還包括開關sw0、sw1。將開關wsw0、wsw2耦合至電流源電路wcc0的信號線通過開關sw0耦合至電壓緩沖器電路buf。將開關wsw4、wsw6耦合至電流源電路wcc1的信號線通過開關sw1耦合至電壓緩沖器電路buf。

因此，當對電壓緩沖器電路buf施加位線bl0的電壓時，寫入電路wc接通開關wsw0和開關sw0。這將位線bl0電氣地耦合至電壓緩沖器電路buf以使得位線bl0的電壓被施加至電壓緩沖器電路buf。當對電壓緩沖器電路buf施加位線bl1的電壓時，寫入電路wc接通開關wsw2和開關sw0。這將位線bl1電氣地耦合至電壓緩沖器電路buf以使得位線bl1的電壓被施加至電壓緩沖器電路buf。當對電壓緩沖器電路buf施加位線bl2的電壓時，寫入電路wc接通開關wsw4和開關sw1。這將位線bl2電氣地耦合至電壓緩沖器電路buf以使得位線bl2的電壓被施加至電壓緩沖器電路buf。當對電壓緩沖器電路buf施加位線bl3的電壓時，寫入電路wc接通開關wsw6和開關sw1。這將位線bl3電氣地耦合至電壓緩沖器電路buf以使得位線bl3的電壓被施加至電壓緩沖器電路buf。

例如，開關sw0、sw1是n型mos晶體管。通過對開關sw0的柵極和開關sw1的柵極施加柵極電壓可以如上面提到的接通開關sw0、sw1。

現在將參考半導體存儲器裝置4是可多通道存取的非易失性存儲器的情況對第四實施例進行描述。簡而言之，半導體存儲器裝置4能夠以并行方式將數據寫入多個存儲器單元中。圖14描繪了允許雙通道存取的情況。存儲器單元mc0-mc7形成可以通過第一通道被寫入的單元(圖14中的“i/o_0”)。存儲器單元mc8-mc15形成可以通過第二通道被寫入的單元(圖14中的“i/o_1”)。

當要將數據寫入包括在i/o_0中的存儲器單元以及包括在i/o_1中的存儲器單元時，接通開關sw0或者開關sw1，以及然后對未選擇的扇區的源極線施加i/o_0的所選擇的位線bl0或bl1的電壓或者i/o_1的所選擇的位線bl2或bl3的電壓。接通開關sw0或者開關sw1以避免位線bl0或bl1與位線bl2或bl3之間的短路。

第四實施例與第一實施例的不同在于第一扇區(圖14中的“扇區0”)還包括存儲器單元mc8、mc9、mc12、mc13，以及第二扇區(圖14中的“扇區1”)還包括存儲器單元mc10、mc11、mc14、mc15。

與第一至第三實施例明顯相反，具有上述配置的第四實施例使用寫入操作期間由所選擇的存儲器單元生成的位線電壓作為要施加到未選擇的存儲器單元的源極線sl1的電壓，而不是使用由偽存儲器單元mcdmy0、mcdmy1或者字線晶體管wlt生成的偽位線bldmy的電壓。

此外，在第四實施例中，開關bsw0、bsw1和供應電壓電路bvc明確地用于將數據“1”寫入存儲器單元mc0-mc15。寫入數據“0”是被執行以將電子注入到浮置柵極中的操作，而寫入數據“1”是被執行以防止電子進入浮置柵極的操作(防止寫入)。當要寫入數據“0”時，對位線施加恒定電流(1μa)。當要寫入數據“1”時，對位線施加高電平電壓(1.5v)。

源極線驅動器sldrv0、sldrv1通過開關bsw0耦合至電壓緩沖器電路buf，并且通過開關bsw1耦合至供應電壓電路bvc。圖5中所示的開關bswa、bswb耦合在例如電壓緩沖器電路buf與開關bsw0之間。然而，因為開關bswa、bswb的操作與結合第一實施例所描述的操作相同，所以此處將不對它們的操作進行描述。

開關bsw0和開關bsw1排他地接通。當將第一電壓或者第二電壓作為低電平電壓施加至源極線驅動器sldrv0、sldrv1時，半導體存儲器裝置4接通開關bsw0并且關斷開關bsw1。這將接地或者電壓緩沖器電路buf電氣地耦合至源極線驅動器sldrv0、sldrv1并且將供應電壓電路bvc從源極線驅動器sldrv0、sldrv1電氣地解耦。由此，將第一電壓(0v)或者第二電壓(通過電壓緩沖器電路buf傳送的偽位線bldmy的電壓)施加至源極線驅動器sldrv0、sldrv1。同時，當將第三電壓作為低電平電壓施加至源極線驅動器sldrv0、sldrv1時，半導體存儲器裝置4關斷開關bsw0并且接通開關bsw1。這將接地或者電壓緩沖器電路buf從源極線驅動器sldrv0、sldrv1電氣地解耦并且將供應電壓電路bvc電氣地耦合至源極線驅動器sldrv0、sldrv1。由此，將第三電壓(1.5v)施加至源極線驅動器sldrv0、sldrv1。

例如，開關bsw0是n型mos晶體管，以及開關bsw1是p型mos晶體管。通過對開關bsw0的柵極和開關bsw1的柵極施加相同的柵極電壓可以如上面提到的排他地接通開關bsw0、bsw1。

(第四實施例的操作)

現在將參考圖15對根據第四實施例的半導體存儲器裝置4的寫入操作進行描述。下文對如圖14指示的其中將數據“0”同時地寫入i/o_0中的存儲器單元mc0以及i/o_1中的存儲器單元mc8的示例進行描述。此外，對其中存儲器單元mc2、mc3、mc6、mc7、mc10、mc11、mc14、mc15處于擦除狀態中的示例進行了描述。

在寫入操作之前，字線wl0-wl3、控制柵極線cg0、cg1、源極線sl0、sl1和位線bl0、bl1處于與在第一實施例中的狀態相同的狀態中。將低電平電壓(0v)作為柵極電壓施加至開關sw0、sw1。也就是說，開關sw0、sw1是斷開的。將高電平電壓(vcc)作為柵極電壓施加至開關bsw0、bsw1。也就是說，開關bsw0是接通的，并且開關bsw1是斷開的。該電壓vcc高于稍后提到的低電平電壓(0v)以便能夠接通開關bsw0。

如同位線bl0、bl1的情況，還通過寫入電路wc對位線bl2、bl3施加低電平電壓(0v)。也就是說，從第一至第三實施例的描述明顯可知，根據第四實施例的半導體存儲器裝置4的位線bl2、bl3還需要開關(晶體管)和反相器用于施加與圖5和12中所示的開關wswa-wswd和反相器wnca、wncb相對應的低電平電壓(0v)。因此，從附圖和下列描述中省略關于這種所需的開關(晶體管)和反相器的信息。

第一時刻(圖15中的(1))

在寫入操作的開始，控制柵極線cg0、源極線sl0和位線bl0、bl1的電壓以與第一實施例中的方式相同的方式改變。在第四實施例中，寫入電路wc還結束對位線bl2、bl3施加低電平電壓(0v)并且開始對位線bl2、bl3施加不對存儲器單元mc8-mc15進行錯誤寫入的高電平電壓(1.5v；高于稍后描述的字線的高電平電壓的電壓)。

第二時刻(圖15中的(2))

在第四實施例中，未選擇的源極線sl1的電壓在第二時刻沒有改變。

第三時刻(圖15中的(3))

所選擇的字線wl0和所選擇的位線bl0的電壓以與第一實施例中的方式相同的方式改變。在第四實施例中，寫入電路wc還結束對所選擇的位線bl2施加高電平電壓(1.5v)并且對所選擇的位線bl2施加恒定電流(1μa)。然后，在存儲器單元mc8中，電流從具有高電壓的源極線sl0向具有相對低的電壓的位線bl2流動。由這種電流生成的熱電子被注入到浮置柵極中以額外地將數據寫入存儲器單元mc8。

此處，寫入電路wc結束施加低電平電壓(0v)并且開始施加高電平電壓(vcc)以作為開關sw0的柵極電壓。也就是說，寫入電路wc接通開關sw0。電壓vcc高于上面提到的低電平電壓(0v)以便能夠接通開關sw0。半導體存儲器裝置4之后關斷開關bswa并且接通開關bswb以結束對未選擇的源極線sl1施加接地電壓(0v)并且開始通過電壓緩沖器電路buf和源極線驅動器sldrv1對未選擇的源極線sl1施加所選擇的位線bl0的電壓(0.4v)。

此處，如稍早提到的，未選擇的源極線sl1的電壓與所選擇的位線bl0的電壓相同(0.4v)。由此，耦合至未選擇的存儲器單元mc2、mc3的所選擇的位線bl0的電壓與耦合至未選擇的存儲器單元mc2、mc3的未選擇的源極線sl1的電壓相同(0.4v)。此外，耦合至未選擇的存儲器單元mc10、mc11的所選擇的位線bl2的電壓還與耦合至未選擇的存儲器單元mc10、mc11的源極線sl1的電壓相同(0.4v)。因此，能夠消除未選擇的存儲器單元mc2、mc3、mc10、mc11中的亞閾值泄漏電流。

此外，耦合至未選擇的存儲器單元mc6、mc7的未選擇的位線bl1的電壓(1.5v)與耦合至未選擇的存儲器單元mc6、mc7的未選擇的源極線sl1的電壓(0.4v)之間的電壓差減小。另外，耦合至未選擇的存儲器單元mc14、mc15的未選擇的位線bl3的電壓(1.5v)與耦合至未選擇的存儲器單元mc14、mc15的未選擇的源極線sl1的電壓(0.4v)之間的電壓差減小。另外，通過對源極線sl1施加電壓時產生的襯底偏置效應增大了未選擇的存儲器單元mc6、mc7、mc14、mc15的閾值電壓。因此，可以減小未選擇的存儲器單元mc6、mc7、mc14、mc15中的亞閾值泄漏電流。

第四時刻(圖15中的(4))

所選擇的字線wl0和所選擇的位線bl0的電壓以與第一實施例中的方式相同的方式改變。在第四實施例中，寫入電路wc還對位線bl2施加具有不對存儲器單元mc0進行錯誤寫入的電壓電平的電壓(1.5v)。

寫入電路wc結束施加高電平電壓(vcc)并且開始施加低電平電壓(0v)作為開關sw0的柵極電壓。也就是說，寫入電路wc關斷開關sw0。半導體存儲器裝置4接通開關bswa并且關斷開關bswb以結束對未選擇的源極線sl1施加所選擇的位線bl0的電壓(0.4v)并且開始通過源極線驅動器sldrv1對未選擇的源極線sl1施加低電平電壓(0v)。

第五時刻(圖15中的(5))

在第四實施例中，未選擇的源極線sl1的電壓在第五時刻沒有改變。

第六時刻(圖15中的(6))

控制柵極線cg0、所選擇的源極線sl0和位線bl0、bl1的電壓以與第一實施例中的方式相同的方式變化。在第四實施例中，寫入電路wc還結束對位線bl2、bl3施加高電平電壓(1.5v)并且開始對位線bl2、bl3施加低電平電壓(0v)。

現在將參考圖16對將數據“1”寫入根據第四實施例的半導體存儲器裝置4的所有i/o(通道)中的情況進行描述。下文對其中將數據“1”同時地寫入i/o_0中的存儲器單元mc0以及i/o_1中的存儲器單元mc8的示例進行描述。此外，對其中存儲器單元mc2、mc3、mc6、mc7、mc10、mc11、mc14、mc15處于擦除狀態中的示例進行了描述。

在寫入操作之前，字線wl0-wl3、控制柵極線cg0、cg1、源極線sl0、sl1和位線bl0、bl1處于與稍早描述的寫入操作(“0”的寫入)之前的狀態相同的狀態中。開關sw0、sw1、bsw0、bsw1也在與稍早描述的寫入操作(“0”的寫入)之前的狀態相同的狀態中。

第一時刻(圖16中的(1))

在寫入操作的開始，控制柵極線cg0、源極線sl0和位線bl0-bl3的電壓以與稍早描述的寫入操作(“0”的寫入)之前的方式相同的方式改變。在第四實施例中，半導體存儲器裝置4結束對開關bsw0、bsw1施加高電平電壓(vcc)，以及開始對開關bsw0、bsw1施加低電平電壓(0v)。這關斷開關bsw0并且接通開關bsw1以結束對未選擇的源極線sl1施加第一電壓(0v)以及開始對未選擇的源極線sl1施加第三電壓(1.5v)。

第二時刻(圖16中的(2))

沒有信號線電壓在第二時刻改變。

第三時刻(圖16中的(3))

字線驅動器wldrv0、wldrv2結束對所選擇的字線wl0、wl2施加低電平電壓(0v)并且開始對所選擇的字線wl0、wl2施加高電平電壓(1.0v)。這將數據“1”寫入到存儲器單元mc0、mc8中。

在這里，耦合至未選擇的存儲器單元mc2、mc3、mc6、mc7、mc10、mc11、mc14、mc15的位線bl0-bl3的電壓與耦合至未選擇的存儲器單元mc2、mc3、mc6、mc7、mc10、mc11、mc14、mc15的未選擇的源極線sl1的電壓相同(1.5v)。因此，能夠消除未選擇的存儲器單元mc2、mc3、mc6、mc7、mc10、mc11、mc14、mc15中的亞閾值泄漏電流。

第四時刻(圖16中的(4))

字線驅動器wldrv0、wldrv2結束對所選擇的字線wl0、wl2施加高電平電壓(1.0v)并且開始對所選擇的字線wl0、wl2施加低電平電壓(0v)。

第五時刻(圖16中的(5))

沒有信號線電壓在第五時刻改變。

第六時刻(圖16中的(6))

控制柵極線cg0、源極線sl0和位線bl0-bl3的電壓以與稍早描述的寫入操作(“0”的寫入)之前的方式相同的方式改變。在第四實施例中，半導體存儲器裝置4結束對開關bsw0、bsw1施加低電平電壓(0v)，并且開始對開關bsw0、bsw1施加高電平電壓(vcc)。這接通開關bsw0并且關斷開關bsw1以結束對未選擇的源極線sl1施加第三電壓(1.5v)并且開始對未選擇的源極線sl1施加第一電壓(0v)。

在第一至第三實施例中，可以通過對未選擇的源極線施加由偽存儲器單元mcdmy0、mcdmy1或者字線晶體管wlt生成的位線電壓來寫入數據“1”。因此，第四實施例中使用的開關bsw0、bsw1對于第一至第三實施例并不是必需的。

(第四實施例的有利效果)

如上所述，當要將數據“0”寫入存儲器單元mc0時，第四實施例將存儲器單元mc0的位線bl0耦合至源極線sl1。

因此，對未選擇的源極線sl1施加電壓既不需要使用偽存儲器單元mcdmy0、mcdmy1也不需要使用字線晶體管wlt。此外，也不需要用于偽存儲器單元mcdmy0、mcdmy1或者字線晶體管wlt的字線驅動器wldrvdmy0、wldrvdmy1、控制柵極線驅動器cgdrvdmy、源極線驅動器sldrvdmy和寫入電路wcdmy。因此，可以減小半導體芯片的面積。此外，如結合第三實施例描述的，在寫入操作期間對偽存儲器單元連續地施加高電壓時生成的熱電子所引起的特征改變沒有發揮影響。

另外，當要將數據“1”寫入存儲器單元mc0時，第四實施例對未選擇的源極線sl1施加與所選擇的位線bl0、bl2的高電平電壓相同的電壓。由于耦合至未選擇的扇區中的存儲器單元mc2、mc3、mc6、mc7、mc10、mc11、mc14、mc15的源極線和位線具有相同的電壓，因此能夠消除未選擇的存儲器單元mc2、mc3、mc6、mc7、mc10、mc11、mc14、mc15中的亞閾值泄漏電流。

實施例的示意性配置

現在將參考圖17對表示上面描述的根據第一至第三實施例的半導體存儲器裝置1-3的示意性配置的半導體存儲器裝置10的配置進行描述。如圖12中所例示的，摘取根據第一至第三實施例的半導體存儲器裝置1-3的特征配置的一部分。

如圖17中所例示的，半導體存儲器裝置10包括第一存儲器單元11、第二存儲器單元12、第一偽晶體管13和電壓控制電路14。

第一存儲器單元11包括第一晶體管110。第一晶體管110耦合至第一字線、第一源極線和位線。第一存儲器單元11與存儲器單元mc0-mc7中的一個(在稍早描述的示例中是存儲器單元mc0)相對應。

第二存儲器單元12包括第二晶體管120。第二晶體管120耦合至第二字線、第二源極線和上面提到的位線。第二存儲器單元12與存儲器單元mc0-mc7中的一個(在稍早描述的示例中是存儲器單元mc2)相對應。

第一偽晶體管13具有與第一晶體管110相同的結構。第一偽晶體管13耦合至偽字線、偽源極線和偽位線。第一偽晶體管13與存儲器晶體管mtdmy0、mtdmy1中的任一個(稍早描述的示例中的存儲器晶體管mtdmy0)或者字線晶體管wlt相對應。

當要對第一字線施加用于將數據寫入第一存儲器單元11中的預定電壓時，電壓控制電路14將偽位線耦合至第二源極線。電壓控制電路14對偽字線施加預定電壓。電壓控制電路14與驅動器wldrv1-wldrv3、wldrvdmy0、wldrvdmy1、cgdrv0、cgdrv1、cgdrvdmy、sldrv0、sldrv1、sldrvdmy、寫入電路wc、wcdmy和恒定電流電路lcc相對應。

現在將參考圖18對表示上面描述的根據第四實施例的半導體存儲器裝置4的示意性配置的半導體存儲器裝置20的配置進行描述。如圖13中所例示的，摘取根據第四實施例的半導體存儲器裝置4的特征配置的一部分。

如圖18中所例示的，半導體存儲器裝置20包括第一存儲器單元21、第二存儲器單元22和電壓控制電路23。

第一存儲器單元21包括第一晶體管210。第一晶體管210耦合至第一字線、第一源極線和位線。第一存儲器單元21與存儲器單元mc0-mc15中的一個(在稍早描述的示例中是存儲器單元mc0或者存儲器單元mc8)相對應。

第二存儲器單元22包括第二晶體管220。第二晶體管220耦合至第二字線、第二源極線和上面提到的位線。第二存儲器單元22與存儲器單元mc0-mc15中的一個(在稍早描述的示例中是存儲器單元mc2或者存儲器單元mc10)相對應。

當將數據寫入第一存儲器單元21時，電壓控制電路23將位線耦合至第二源極線。電壓控制電路23與驅動器wldrv1-wldrv3、cgdrv0、cgdrv1、sldrv0、sldrv1和寫入電路wc相對應。

盡管已經參照實施例對由本申請的發明人所做出的本發明進行了詳細描述，但是本發明不限于上述實施例。本領域技術人員應當理解，可以在不背離本發明的精神和范圍的情況下進行各種修改。