存儲器件的寫輔助電路及方法與流程

相關申請的交叉引用

本申請要求于2015年12月28日提交的第62/271,960號的美國臨時專利申請的優選權益，其全部公開內容以引用的方式結合在文中。

本發明涉及半導體領域，具體地，涉及存儲器件的寫輔助電路及方法

背景技術：

存儲器是計算機內的一種重要組件，并且已經為不同的應用開發了諸多不同的存儲結構。例如，存儲結構包含動態隨機存取存儲器(dram)、靜態隨機存取存儲器(sram)、只讀存儲器(rom)及閃速存儲器等。sram單元的常規結構為六個晶體管(6t)單元。sram單元包含一對交叉耦合的反相器。sram單元可用于存儲反相器之間的數字位數據。

技術實現要素：

根據本發明的一個方面，提供一種器件，包括：存儲單元，包括第一反相器和與第一反相器交叉耦合的第二反相器；以及與存儲單元耦合的寫輔助電路，并且在存儲單元的寫操作期間，寫輔助電路經配置將提供給第一反相器或第二反相器的至少一個操作電壓的電壓水平調節偏置電壓差。

根據本發明的另一方面，提供一種方法，包括：在存儲單元的寫操作期間，調節至少一個操作電壓的電壓水平；以及在存儲單元的寫操作期間，為存儲單元的第一反相器和第二反相器提供具有經調節的電壓水平的操作電壓。

根據本發明的又一方面，提供一種器件，包括：存儲單元，包括第一反相器和與第一反相器交叉耦合的第二反相器，第一反相器包括第一p型晶體管和第一n型晶體管，第二反相器包括第二p型晶體管和第二n型晶體管，第一操作電壓提供至第一p型晶體管，第二操作電壓提供至第一n型晶體管，第三操作電壓提供至第二p型晶體管，并且第四操作電壓提供至第二n型晶體管；以及耦合至存儲單元的寫輔助電路，并且在存儲單元的寫操作期間，寫輔助電路經配置調節第一操作電壓、第二操作電壓、第三操作電壓和第四操作電壓中的至少一個電壓水平。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本發明的方面。應該強調的是，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚地討論，各個部件的尺寸可以任意地增加或減小。

圖1為例示根據本公開的一些實施例的存儲器件的示意圖。

圖2a為例示根據本公開的一些實施例的在寫操作期間的圖1中的存儲單元的信號和電壓的示意圖。

圖2b為例示根據本公開的一些其他實施例的寫操作期間的圖1中的存儲單元的信號和電壓的波形示意圖。

圖3a為例示根據本公開的一些實施例的寫操作期間的圖1中的存儲單元的信號和電壓的波形示意圖。

圖3b為例示根據本公開的一些實施例的寫操作期間的圖1中的存儲單元的信號和電壓的波形示意圖。

圖4為例示根據本公開的實施例的控制方法的流程圖。

具體實施方式

在以下描述中，呈現具體細節以提供本公開的實施例的詳盡理解。然而。本領域中的普通技術人員將意識到，本公開可在沒有一個或多個上述具體細節、或與其他部件組合的情況下實踐。未對熟知實施或操作進行具體展示或描述，以避免使本發明的各個實施例的方面不清楚。

本說明書中使用的術語通常具有其在本領域中以及在使用每一個術語的具體的內容中的普通含義。本說明書中使用的實例，包括本文所討論的任何術語的實例，僅是示例性的，并且絕不是限制本發明的或任何示例性術語的范圍和意義。同樣地，本發明不限于該說明書中給出的各個實施例。

應該理解，雖然此處可以使用第一、第二等術語描述各個元件，但是這些元件不應該由這些術語限制。這些術語用于將一個元件與另一元件區分開。例如，在不背離本發明的精神和范圍的情況下，第一元件可以稱為第二元件，并且，類似地，第二元件可以稱為第一元件。如此處使用的，術語“和/或”包括一個或多個的有關的列出的物件的任何和全部組合。

如本文所使用的，術語“包含”、“包括”、“具有”、“含有”、“涉及”等應該理解為開放式的，即，表示包括但不限制。

在整個說明書中，參考“一個實施例”或“實施例”表示結合該實施例所描述的特別的部件、結構、實施方式或特征包括在本發明的至少一個實施例中。因此，在整個說明書的多個地方中的短語“在一個實施例中”或“在實施例中”的使用沒有必要均指的是相同的實施例。此外，在一個或多個實施例中，可以以任何合適的方式結合特別的部件、結構、實施方式或特征。

圖1為例示根據本公開的一些實施例的存儲器件100的示意圖。存儲器件100包含存儲單元120和寫輔助電路140。寫輔助電路140耦合至存儲單元120，如圖1所示。

在一些實施例中，存儲器件100包含若干存儲單元120，且存儲單元120按行和列設置在存儲單元陣列中(未在圖中示出)。為進行說明目的，圖1中僅圖示了一個存儲單元120。存儲單元120的不同數量都在本公開的預期范圍之內。

在一些實施例中，存儲單元120包含第一反相器121和第二反相器122。第一反相器121和第二反相器122交叉耦合。實際上，第一反相器121和第二反相器122作為數據鎖存器操作。為了說明，第一反相器121的輸出節點和第二反相器122的輸入節點在圖1所示的節點lq處連接在一起。第一反相器121的輸入節點和第二反相器122的輸出節點在圖1所示的節點lqb處連接在一起。

為進行操作說明，包含第一反相器121和第二反相器122的數據鎖存器能夠在節點lq處存儲一些數據。為了說明，節點lq上的電壓水平能夠配置為不同的電壓水平。節點lq的電壓水平表示與存儲在存儲單元120中的邏輯數據相對應的邏輯“1”或邏輯“0”。節點lqb具有與節點lq相反的邏輯水平。為便于在下文中說明，邏輯“0”指示低水平，邏輯“1”指示高水平。指示用于說明目的。各種指示都在本公開的預期范圍之內。

在一些實施例中，圖1所示的存儲單元120為靜態隨機存取存儲器(sram)單元，出于說明的目的，其包含六個晶體管tn1-tn4和tp1-tp2。晶體管tp1和tn1經配置并作為第一反相器121操作。晶體管tp2和tn2經配置并作為第二反相器122操作。在一些實施例中，晶體管tn1-tn4為n型晶體管，且晶體管tp1-tp2為p型晶體管。

在一些實施例中，晶體管tn3經配置作為第一寫晶體管，且晶體管tn4經配置作為第二寫晶體管。為了說明，晶體管tn3和晶體管tn4由字符線信號wl控制。第一反相器121的輸出節點和第二反相器122的輸入節點，即，節點lq，通過晶體管tn3耦合至攜帶位線信號bl的位線。第一反相器121的輸入節點和第二反相器122的輸出節點，即，節點lqb，通過晶體管tn4耦合至攜帶互補位線信號blb的互補位線。

在一些實施例中，存儲器件100包含多個存儲單元(未示出)，并且利用位線信號wl選擇并觸發存儲單元中的至少一個，例如，存儲單元120，其用于存儲器件100的寫/讀操作。當響應于字符線信號wl而未選擇存儲單元120時，存儲單元120維持節點lq和節點lqb上的相同的電壓水平。

在一些實施例中，寫輔助電路140包含寫輔助單元140a和寫輔助單元140b。為了說明，寫輔助單元140a耦合至第一反相器121的晶體管tp1，并且耦合至第二反相器122的晶體管tp2。寫輔助單元140b耦合至第一反相器121的晶體管tn1，并且耦合至第二反相器122的晶體管tn2。寫輔助單元140a經配置接收參考電壓vdd，并為存儲單元120提供操作電壓vdd1和操作電壓vdd2。寫輔助單元140b經配置接收參考電壓vss，并為存儲單元120提供操作電壓vss1和操作電壓vss2。在一些實施例中，參考電壓vdd比參考電壓vss相對更高。在一些實施例中，操作電壓vdd1和vdd2比操作電壓vss1和vss2相對更高。

如圖1所圖示，將操作電壓vdd1提供給晶體管tp1。將操作電壓vss1提供給晶體管tn1。將操作電壓vdd2提供給晶體管tp2。將操作電壓vss2提供給晶體管tn2。

在一些實施例中，參考電壓vdd為電源電壓，并且在例如從約0.5v到約0.75v的范圍內。在一些實施例中，參考電壓vss為地面電壓。在一些其他實施例中，參考電壓vss經配置從例如約-0.5v到約-0.75v。

在一些實施例中，操作電壓vdd1和vdd2均等于或約等于參考電壓vdd。在一些實施例中，操作電壓vss1和vss2均等于或約等于參考電壓vss。

在存儲單元120的寫操作期間，在圖2a、圖2b、圖3a和圖3b中標記為wr，寫輔助電路140經配置通過偏置電壓差選擇性地調節操作電壓vdd1、vdd2、vss1及vss2的至少一個電壓水平。調節的操作電壓提供給第一反相器121和/或第二反相器122以輔助存儲單元120的寫操作。前述調節操作的細節在如下關于例如圖2a、圖2b、圖3a和圖3b進行討論。

圖2a為例示根據本公開的一些實施例的在寫操作wr期間圖1中的存儲單元120的信號和電壓的波形示意圖。關于圖1中的實施例，為便于理解，類似圖2a中的元件被指定了相同的參考編號。為在圖2a中進行說明，寫操作wr與修改操作電壓vss2一起執行，將參考圖1在如下進行討論。

如圖2a所圖示，在時間t1前，節點lq設置為邏輯“1”以及節點lqb設置為邏輯“0”。

為在圖2a中進行說明，寫操作wr開始于時間t1。執行寫操作wr以將邏輯“1”數據寫至節點lqb，并將邏輯“0”數據寫至圖1中的節點lq。

在一些實施例中，在寫操作wr期間，圖1中的寫輔助單元140b從時間t1將操作電壓vss2提高如圖2a所示的偏置電壓差dv1。

在相同的寫操作wr期間，操作電壓vss1保持等于或約等于圖2a中所示的參考電壓vss。在一些實施例中的相同的寫操作wr期間，操作電壓vdd1和vdd2均等于或約等于參考電壓vdd。

為進行操作說明，在時間t1前響應設置為邏輯“1”的節點lq，圖1中的晶體管tn2打開。當在時間t1執行寫操作wr時，寫輔助單元140b開始提高操作電壓vss2。

在時間t2，寫輔助單元140b使操作電壓vss2提高偏置電壓差dv1。因此，提高的操作電壓vss2等于(vss+dv1)。響應于提高的操作電壓vss2，通過打開的晶體管tn2，節點lqb上的電壓水平也在時間t2提高。與未預先提高節點lqb上的電壓水平的操作相比，節點lqb上提高的電壓水平導致晶體管tp1更快地關閉，并且導致晶體管tn1更快地打開。

在時間t3，位線信號bl經傳輸至邏輯“0”，并且互補位線信號blb保持在邏輯“1”。相應地，在時間t3處，字符線信號wl經傳輸至邏輯“1”。響應于字符線信號wl，晶體管tn3和tn4均被打開。因此，邏輯“0”的位線信號bl經打開的晶體管tn3提供至節點lq，并且邏輯“1”的互補位線信號blb經打開的晶體管tn4提供至節點lqb。

響應于邏輯“0”的位線信號bl，節點lq上的電壓水平開始被放電至邏輯“0”的電壓水平。響應于邏輯“1”的互補位線信號blb，節點lqb上的電壓水平開始被充電至邏輯“1”的電壓水平。

如上討論，提高的操作電壓vss2提高節點lqb上的電壓水平。節點lqb上所提高的電壓水平導致晶體管tn1更快地打開。隨著晶體管tn1被更快地打開，節點lq上的電壓水平被更快地拉低至操作電壓vss1，這導致節點lq上的電壓水平被更快放電至邏輯“0”的電壓水平。

相應地，節點lqb上的提高的電壓水平導致晶體管tp1被更快地關閉。隨著晶體管tp1被更快地關閉，節點lq能夠更快地從操作電壓vdd1斷開。

在時間t3后，響應于節點lq的電壓水平被更快地放電至邏輯“0”，晶體管tp2更快地打開并且晶體管tn2更快地關閉。因此，與未預先提高節點lqb上的電壓水平的操作相比，節點lqb的電壓水平能夠通過操作電壓vdd2被更快充電至邏輯“1”。此外，隨著提高的操作電壓vss2，經過晶體管tp2和tn2的漏極至源極泄漏電流減小。

圖2b為根據本公開的一些其他實施例的寫操作wr期間的圖1中的存儲單元120信號和電壓的波形示意圖。關于圖1和圖2a中的實施例，為便于理解，類似圖2b中的元件被指定了相同的參考編號。為在圖2b中進行說明，寫操作wr與修改操作電壓vss1一起執行，將參考圖1和圖2b在如下進行討論。

如圖2b所示，在時間t1前，節點lq被預先設置為邏輯“0”且節點lqb設置為邏輯“1”。

為在圖2b中進行說明，寫操作wr從時間t1開始。執行寫操作wr以將邏輯“1”數據寫入至節點lq，并將邏輯“0”數據寫入至圖1中的節點lqb。

在一些實施例中，在寫操作wr期間，圖1中的寫輔助單元140b從時間t1使操作電壓vss1提高偏置電壓差dv1，如圖2b所示。

在相同的寫操作wr期間，操作電壓vss2保持等于或約等于參考電壓vss，如圖2b所圖示。在一些實施例中的相同寫操作wr期間，操作電壓vdd1和vdd2均等于或約等于參考電壓vdd。

為進行操作說明，在時間t1前響應于設置為邏輯“1”的節點lqb，圖1中的晶體管tn1被打開。當在時間t1執行寫操作wr時，寫輔助單元140b開始提高操作電壓vss1。

在時間t2，寫輔助單元140b使操作電壓vss1提高偏置電壓差dv1。因此，提高的操作電壓vss1等于(vss+dv1)。響應于提高的操作電壓vss1，通過打開的晶體管tn1，節點lq上的電壓水平也在時間t2處提高。與未預先在節點lq上提高電壓水平的操作相比，節點lq上的提高的電壓水平導致晶體管tp2更快地關閉，并且導致晶體管tn2更快地打開。

在時間t3，互補位線信號blb經傳輸至邏輯“0”，且位線信號bl保持在邏輯“1”。相應地，在時間t3，字符線信號wl經傳輸至邏輯“1”。響應于字符線信號wl，晶體管tn3和tn4均被打開。因此，邏輯“1”的位線信號bl經打開的晶體管tn3提供至節點lq，并且邏輯“0”的互補位線信號blb經打開的晶體管tn4提供至節點lqb。

在時間t3后，響應于邏輯“1”的位線信號bl，節點lq上的電壓水平開始被充電至邏輯“1”的電壓水平。響應于邏輯“0”的互補位線信號blb，節點lqb上的電壓水平開始被放電至邏輯“0”的電壓水平。

如上討論，提高的操作電壓vss1提高節點lq上的電壓水平。節點lq上提高的電壓水平導致晶體管tn2被更快地打開。隨著晶體管tn2被更快地打開，節點lqb上的電壓水平能夠被更快地拉低至操作電壓vss2，這將導致節點lqb上的電壓水平被更快地放電至邏輯“0”的電壓水平。

相應地，節點lq上提高的電壓水平導致晶體管tp2被更快地關閉。隨著晶體管tp2被更快地關閉，節點lqb能夠更快地從操作電壓vdd2斷開。

在時間t3后，響應于節點lqb的電壓水平被更快地放電至邏輯“0”，晶體管tp1被更快地打開并且晶體管tn1被更快地關閉。因此，與未預先提高節點lq上的電壓水平的操作相比，節點lq的電壓水平能夠通過操作電壓vdd1被更快地充電至邏輯“1”。此外，通過提高的操作電壓vss1，經過晶體管tp1和tn1的漏極至源極泄漏電流減小。

圖2a和圖2b的實施例展示了寫輔助單元140b在存儲單元120的寫操作期間使操作電壓vss1或操作電壓vss2提高了偏置電壓差dv1。

在一些實施例中，偏置電壓差dv1的絕對值小于晶體管tn1-tn4和tp1-tp2的閾值電壓的絕對值，即|dv1|<|vth|，且vth為晶體管tn1-tn4或tp1-tp2之一的閾值電壓，這樣節點lq/lqb上的提高的電壓水平將不會導致tn1-tn4和tp1-tp2被開啟。在一些實施例中，偏置電壓差dv1為存儲器件100的參考電壓vdd的約10％到約30％。在一些實施例中，偏置電壓差dv1為100mv。

圖3a為根據本公開的一些實施例的在寫操作wr期間在圖1中的存儲單元120的信號和電壓的波形示意圖。關于圖1中的實施例，為便于理解，類似圖3a中的元件被指定了相同的參考編號。為在圖3a中進行說明，寫操作wr與修改操作電壓vdd1一起執行，將參考圖1和圖3a在下文中進行討論。

如圖3a所示，在時間t1前，節點lq被預先設置為邏輯“1”且節點lqb設置為邏輯“0”。

為在圖3a中進行說明，寫操作wr開始于時間t1。執行寫操作wr以將邏輯“0”數據寫入至節點lq，并將邏輯“1”數據寫入至圖1中的節點lqb。

在一些實施例中，在寫操作wr期間，圖1中的寫輔助單元140a從時間t1使操作電壓vdd1減小偏置電壓差dv2，如圖3a所示。

在相同的寫操作wr期間，操作電壓vdd2保持等于或約等于參考電壓vdd，如圖3a所圖示。在一些實施例中，在相同的寫操作wr期間，操作電壓vss1和vss2均等于或約等于參考電壓vss。

為進行操作說明，在時間t1前響應設置為邏輯“0”的節點lqb，圖1中的晶體管tp1被打開。當在時間t1執行寫操作wr時，寫輔助單元140a開始減小操作電壓vdd1。

在時間t2，寫輔助單元140a使操作電壓vdd1減小偏置電壓差dv2。因此，減小的操作電壓vdd1等于(vdd-dv2)。響應于減小的操作電壓vdd1，通過打開的晶體管tp1，節點lq上的電壓水平也在時間t2減小。與未預先在節點lq上減小電壓水平的操作相比，節點lq上減小的電壓水平導致晶體管tn2被更快地關閉，并導致晶體管tp2被更快地打開。

在時間t3，位線信號bl經傳輸至邏輯“0”，并且互補位線信號blb保持在邏輯“1”。相應地，在時間t3，字符線信號wl經傳輸至邏輯“1”。響應于字符線信號wl，晶體管tn3和tn4均被打開。相應地，邏輯“0”的位線信號bl經打開的晶體管tn3提供至節點lq，并且邏輯“1”的互補位線信號blb經打開的晶體管tn4提供至節點lqb。

在時間t3后，響應于邏輯“0”的位線信號bl，節點lq上的電壓水平開始被放電至邏輯“0”的電壓水平。響應于邏輯“1”的互補位線信號blb，節點lqb上的電壓水平開始被放電至邏輯“1”的電壓水平。

如上討論，減小的操作電壓vdd1減小節點lq上的電壓水平。節點lq上減小的電壓水平導致晶體管tp2被更快地打開。隨著晶體管tp2被更快地打開，節點lqb上的電壓水平能夠被更快地拉高至操作電壓vdd2，這將導致節點lqb上的電壓水平被更快地充電至邏輯“1”的電壓水平。

相應地，節點lq上的減小的電壓水平導致晶體管tn2被更快地關閉。由于晶體管tn2被更快地關閉，節點lqb能夠更快地從操作電壓vss2斷開。

在時間t3后，響應于節點lqb的電壓水平被更快地充電至邏輯“1”，晶體管tn1被更快地打開并且晶體管tp1被更快地關閉。因此，與未預先在節點lq上減小電壓水平的操作相比，節點lq的電壓水平能夠通過操作電壓vss1被更快放電至邏輯“0”。此外，由于減小的操作電壓vdd1，經過晶體管tp1和tn1的漏極至源極泄漏電流減小。

圖3b為根據本公開的一些實施例的寫操作wr期間的圖1中的存儲單元120的信號和電壓的波形示意圖。關于圖1和圖3a中的實施例，為便于理解，類似圖3b中的元件被指定了相同的參考編號。為在圖3b中進行說明，寫操作wr與修改操作電壓vdd2一起執行，將參考圖1和圖3b進行如下討論。

如圖3b所圖示，在時間t1前，節點lq被預先設置為邏輯“0”且節點lqb設置為邏輯“1”。

為在圖3b中進行說明，寫操作wr開始于時間t1。執行寫操作wr以將邏輯“1”數據寫至節點lq，并將邏輯“0”數據寫至圖1中的節點lqb。

在一些實施例中，在寫操作wr期間，圖1中的寫輔助單元140a從時間t1使操作電壓vdd2減小偏置電壓差dv2，如圖3b所示。

在相同的寫操作wr期間，操作電壓vdd1保持等于或約等于參考電壓vdd，如圖3b所示。在一些實施例中，在相同的寫操作wr期間，操作電壓vss1和vss2均等于或約等于參考電壓vss。

為進行操作說明，在時間t1前響應設置為邏輯“0”的節點lq，圖1中的晶體管tp2被打開。當在時間t1執行寫操作wr時，寫輔助單元140a開始減小操作電壓vdd2。

在時間t2，寫輔助單元140a使操作電壓vdd2減小偏置電壓差dv2。因此，減小的操作電壓vdd2等于(vdd-dv2)。響應于減小的操作電壓vdd2，通過打開的晶體管tp2，節點lqb上的電壓水平也在時間t2減小。與未預先減小節點lqb上的電壓水平的操作相比，節點lqb上減小的電壓水平導致晶體管tn1被更快地關閉，并導致晶體管tp1被更快地打開。

在時間t3，互補位線信號blb經傳輸至邏輯“0”，且位線信號bl保持在邏輯“1”。相應地，在時間t3，字符線信號wl經傳輸至邏輯“1”。響應于字符線信號wl，晶體管tn3和tn4均被打開。因此，邏輯“1”的位線信號bl經打開的晶體管tn3提供至節點lq，并且邏輯“0”的互補位線信號blb經打開的晶體管tn4提供至節點lqb。

在時間t3后，響應于邏輯“1”的位線信號bl，節點lq上的電壓水平開始被充電至邏輯“1”的電壓水平。響應于邏輯“0”的互補位線信號blb，節點lqb上的電壓水平開始被放電至邏輯“0”的電壓水平。

如上討論，減小的操作電壓vdd2減小節點lqb上的電壓水平。節點lqb上減小的電壓水平導致晶體管tp1被更快地打開。由于晶體管tp1被更快地打開，節點lq上的電壓水平能夠被更快地拉高至操作電壓vdd1，這將導致節點lq上的操作電壓被更快地充電至邏輯“1”的電壓水平。

相應地，節點lqb上減小的電壓水平導致晶體管tn1被更快地關閉。由于晶體管tn1被更快地關閉，節點lq能夠更快地從操作電壓vss1斷開。

在時間t3后，響應于節點lq的電壓水平被更快地充電至邏輯“1”，晶體管tn2被更快地打開并且晶體管tp2被更快地關閉。因此，與未預先減小節點lqb上的電壓水平的操作相比，節點lqb的電壓水平能夠通過操作電壓vss2被更快地放電至邏輯“0”。此外，通過減小的操作電壓vdd2，經過晶體管tp2和tn2的漏極至源極泄漏電流減小。

圖3a和圖3b的實施例展示了寫輔助單元140a在存儲單元120的寫操作期間使操作電壓vdd1或操作電壓vdd2減小偏置電壓差dv2。

在一些實施例中，偏置電壓差dv2類似于或等于偏置電壓差dv1。在一些實施例中，偏置電壓差dv2高于(vdd-vth)，其中vth為晶體管tn1-tn4或tp1-tp2的閾值電壓，這樣節點lq/lqb上減小的電壓水平將不會導致tn1-tn4和tp1-tp2被開啟。在一些實施例中，偏置電壓差dv2為存儲器件100的全球參考電壓vdd的約10％到約30％。在一些實施例中，偏置電壓差dv2為100mv。

在一些實施例中，利用寫輔助單元140b提高操作電壓vss1或操作電壓vss2，無需調節操作電壓vdd1和vdd2。在一些實施例中，利用寫輔助單元140a減小操作電壓vdd1或操作電壓vdd2，無需調節操作電壓vss1和vss2。

在一些實施例中，例如，寫輔助電路根據圖2a、圖2b、圖3a和圖3b中示出的實施例的組合執行寫操作。換句話說，在將邏輯“0”數據寫至節點lq并將邏輯“1”數據寫至節點lqb的寫操作期間，寫輔助電路140使操作電壓vdd1減小偏置電壓差dv2，和/或使操作電壓vss2提高偏置操作電壓差dv1，如圖2a和圖3a所示。另一方面，在將邏輯“1”數據寫至節點lq并將邏輯“0”數據寫至節點lqb的寫操作期間，寫輔助電路140使操作電壓vdd2減小偏置電壓差dv2，和/或使操作電壓vss1提高偏置操作電壓差dv1，如圖2b和圖3b所示。

參考圖4，其為根據本公開的實施例的控制方法200的流程圖。控制方法200適合于管理例如圖1中所示的存儲器件的寫操作。

如圖1和圖4所圖示，響應于在存儲器件100的存儲單元120上執行的寫操作，執行控制方法200的操作s202以確定寫操作是否重寫存儲單元120的節點lq，例如從邏輯“1”到邏輯“0”或從邏輯“0”到邏輯“1”。

控制方法200進一步用于在存儲單元的寫操作期間調節至少一個操作電壓的電壓水平。響應于從邏輯“1”重寫至邏輯“0”的存儲單元120的節點lq，執行操作s204a以調節操作電壓vdd1，如圖3a所示，和/或以調節操作電壓vss2，如圖2a所示。響應于從邏輯“0”重寫至邏輯“1”的存儲單元120的節點lq，執行操作s204b以調節操作電壓vdd2，如圖3b所示，和/或以調節操作電壓vss1，如圖2b所示。

在一些實施例中，執行操作s204a使操作電壓vdd1減小偏置電壓差dv2，即，vdd1＝(vdd–dv2)，如圖3a所示。如圖1和圖3a所示，與從vdd放電節點lq的電壓水平相比，由于節點lq的電壓水平在時間t2被減小的操作電壓vdd1拉低，節點lq上的減小的電壓水平導致晶體tn2被更快地關閉并導致晶體管tn2被更快地打開。因此，與從vdd放電節點lq的電壓水平相比，節點lq的電壓水平將被更快地放電至邏輯“0”。由于操作電壓vdd1減小，如圖3a所圖示，經過晶體管tp1和tn1的漏極至源極泄漏電流減小。

在一些實施例中，執行操作s204a使操作電壓vss2減小偏置電壓差，即vss2＝(vss+dv1)，如圖2a所示。如圖1和圖2a所示，與從vss充電節點lqb的電壓水平相比，由于節點lqb的電壓水平在時間t2處被提高的操作電壓vss2充電，節點lqb上提高的電壓水平導致晶體tp1被更快地關閉并導致晶體管tn1被更快地打開。此外，節點lq上的電壓水平經過晶體管tn3被更快地放電。因此，與從vss充電節點lqb的電壓水平相比，節點lqb的電壓水平將被更快充電至邏輯“1”。由于第二操作電壓vss2提高，如圖2a所圖示，經過晶體管tp2和tn2的漏極至源極泄漏電流減小。

基于以上，執行操作s204a以調節操作電壓vdd1，如圖3a所示，和/或調節操作電壓vss2，如圖2a所示。

執行操作s206a以提供調節的操作電壓vdd1，如圖3a所圖示，和/或為圖1中的晶體管tp1或tn2提供調節的操作電壓vss2，如圖2a所示。在一些實施例中，在存儲單元120的節點lq從邏輯“1”重寫至邏輯“0”的寫操作wr期間，如圖2a所圖示，執行操作s206a以提供調節的操作電壓vss2。在一些其他實施例中，在存儲單元120的節點lq從邏輯“1”重寫至邏輯“0”的寫操作wr期間，如圖3a所圖示，執行操作s206a以提供調節的操作電壓vdd1。

響應于圖1中的存儲單元120從邏輯“0”重寫至邏輯“1”，執行操作s204b以使操作電壓vdd2減小偏置電壓差，即vdd2＝(vdd–dv2)，如圖3b所圖示。如圖1和圖3b所圖示，由于操作電壓vdd2的減小，節點lqb上的電壓水平在時間t2處減小。如圖3b所示，與從vdd放電節點lqb的電壓水平相比，由于節點lqb的電壓水平在時間t2處被減小的操作電壓vdd2放電，節點lqb上的減小的電壓水平導致晶體tn1被更快地關閉并導致晶體管tp1被更快地打開。此外，節點lq上的電壓水平經過晶體管tn3被更快的充電。因此，節點lq的電壓水平將被更快充電至邏輯“1”。由于操作電壓vdd2減小，如圖3b所圖示，經過晶體管tp2和tn2的漏極至源極泄漏電流減小。

在一些實施例中，執行操作s204b使操作電壓vss1減小偏置電壓差，即vss1＝(vss+dv1)，如圖2b所圖示。如圖1和圖2b所圖示，由于操作電壓vss1的減小，節點lq上的電壓水平在時間t2處提高。如圖2b所示，與從vss充電節點lq的電壓水平相比，由于節點lq的電壓水平在時間t2處被提高的操作電壓vss1充電，節點lq上提高的電壓水平導致晶體tp2被更快地關閉并導致晶體管tn2被更快地打開。此外，節點lqb上的電壓水平經過晶體管tn4被更快的放電。因此，與從vss充電節點lq的電壓水平相比，節點lq的電壓水平將被更快充電至邏輯“1”。由于操作電壓vss1提高，如圖2b所圖示，經過晶體管tp1和tn1的漏極至源極泄漏電流減小。

基于以上，執行操作s204b以調節操作電壓vdd2，如圖3b所圖示，和/或調節操作電壓vss1，如圖2b所圖示。

執行操作s206b以提供調節的操作電壓vdd2，如圖3b所圖示，和/或為圖1中的晶體管tp2或tn1提供調節的操作電壓vss1，如圖2b所圖示。在一些實施例中，在存儲單元120的節點lq從邏輯“0”重寫至邏輯“1”的寫操作wr期間，如圖2b所圖示，執行操作s206ab提供調節的操作電壓vss1。在一些其他實施例中，在存儲單元120的節點lq從邏輯“0”重寫至邏輯“1”的寫操作wr期間，如圖3b所圖示，執行操作s206a以提供調節的操作電壓vdd2。

在一些實施例中，公開的器件包含存儲單元和寫輔助電路。存儲單元包括第一反相器以及和第一反相器交叉耦合的第二反相器。寫輔助電路與存儲單元耦合。在存儲單元的寫操作期間，寫輔助電路經配置通過偏置電壓差調節用于第一反相器或第二反相器的至少一操作電壓的電壓水平。

并且公開的方法包含以下操作。在存儲單元的寫操作期間，調節至少一操作電壓的電壓水平。在存儲單元的寫操作期間，該具有調節電壓水平的至少一操作電壓被提供至存儲單元的第一反相器和第二反相器之一。

本發明還公開一種器件，其包含存儲單元和寫輔助電路。存儲單元包含第一反相器以及和第二反相器。第二反相器與第一反相器交叉耦合。第一反相器包含第一p型晶體管和第一n型晶體管。第二反相器包含第二p型晶體管和第二n型晶體管。第一操作電壓用于第一p型晶體管。第二操作電壓用于第一n晶體管。第三操作電壓用于第二p型晶體管。第四操作電壓用于第二n型晶體管。寫輔助電路與存儲單元耦合。在存儲單元的寫操作期間，寫輔助電路經配置調節第一操作電壓、第二操作電壓、第三操作電壓和第四操作電壓的至少一電壓水平。

根據本發明的一個方面，提供一種器件，包括：存儲單元，包括第一反相器和與第一反相器交叉耦合的第二反相器；以及與存儲單元耦合的寫輔助電路，并且在存儲單元的寫操作期間，寫輔助電路經配置將提供給第一反相器或第二反相器的至少一個操作電壓的電壓水平調節偏置電壓差。

根據本發明的一個實施例，第一操作電壓提供給第一反相器，第二操作電壓提供給第二反相器，并且在存儲單元的寫操作期間，寫輔助電路經配置使第一操作電壓和第二操作電壓中的至少一個減小偏置電壓差。

根據本發明的一個實施例，寫輔助電路經配置在將第一數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間減小第一操作電壓，并且寫輔助電路經配置在將第二數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間減小第二操作電壓。

根據本發明的一個實施例，第一操作電壓提供給第一反相器，第二操作電壓提供給第二反相器，并且在存儲單元的寫操作期間，寫輔助電路經配置將第一操作電壓和第二操作電壓中的至少一個提高偏置電壓差。

根據本發明的一個實施例，寫輔助電路經配置在將第一數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間提高第二操作電壓，并且寫輔助電路經配置在將第二數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間提高第一操作電壓。

根據本發明的一個實施例，第一操作電壓信號提供給第一反相器，第二操作電壓提供給第二反相器，并且在將第一數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，寫輔助電路經配置減小第一操作電壓信號并且提高第二操作電壓信號和第四操作電壓信號。

根據本發明的一個實施例，第三操作電壓信號提供給第一反相器，第四操作電壓信號提供給第二反相器，并且在將第二數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，寫輔助電路經配置減小第四操作電壓信號并且提高第三操作電壓信號。

根據本發明的一個實施例，存儲單元包括第一寫晶體管和第二寫晶體管，第一反相器的輸出節點和第二反相器的輸入節點通過第一寫晶體管耦合至位線，第一反相器的輸入節點和第二反相器的輸出節點通過第二寫晶體管耦合至互補位線。

根據本發明的一個實施例，偏置電壓差約為參考電壓的10％到30％。

根據本發明的一個實施例，偏置電壓差小于第一反相器或第二反相器的晶體管的閾值電壓。

根據本發明的另一方面，提供一種方法，包括：在存儲單元的寫操作期間，調節至少一個操作電壓的電壓水平；以及在存儲單元的寫操作期間，為存儲單元的第一反相器和第二反相器提供具有經調節的電壓水平的操作電壓。

根據本發明的一個實施例，為第一反相器提供第一操作電壓，為第二反相器提供第二操作電壓，并且在存儲單元的寫操作期間，調節操作電壓的電壓水平包括：使第一操作電壓或第二操作電壓中的一個減小偏置電壓差。

根據本發明的一個實施例，在將第一數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，使第一操作電壓減小偏置電壓差，并且在將第二數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，使第二操作電壓減小偏置電壓差。

根據本發明的一個實施例，為第一反相器提供第一操作電壓，為第二反相器提供第二操作電壓，在存儲單元的寫操作期間，調節操作電壓的電壓水平包括：將第一操作電壓或第二操作電壓中的一個提高偏置電壓差。

根據本發明的一個實施例，在將第一數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，將第二操作電壓提高偏置電壓差，并且在將第二數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，將第一操作電壓提高偏置電壓差。

根據本發明的一個實施例，為第一反相器提供第一操作電壓信號，為第二反相器提供第二操作電壓信號，調節操作電壓的電壓水平包括：減小第一操作電壓；以及提高第二操作電壓。

根據本發明的一個實施例，為第一反相器提供第三操作電壓信號，為第二反相器提供第四操作電壓信號，調節操作電壓的電壓水平包括：減小第四操作電壓；以及提高第三操作電壓。

根據本發明的又一方面，提供一種器件，包括：存儲單元，包括第一反相器和與第一反相器交叉耦合的第二反相器，第一反相器包括第一p型晶體管和第一n型晶體管，第二反相器包括第二p型晶體管和第二n型晶體管，第一操作電壓提供至第一p型晶體管，第二操作電壓提供至第一n型晶體管，第三操作電壓提供至第二p型晶體管，并且第四操作電壓提供至第二n型晶體管；以及耦合至存儲單元的寫輔助電路，并且在存儲單元的寫操作期間，寫輔助電路經配置調節第一操作電壓、第二操作電壓、第三操作電壓和第四操作電壓中的至少一個電壓水平。

根據本發明的一個實施例，寫輔助電路經配置在將第一數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，減小第一操作電壓，并且寫輔助電路經配置在將第二數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，減小第三操作電壓。

根據本發明的一個實施例，寫輔助電路經配置在將第一數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，提高第四操作電壓，并且寫輔助電路經配置在將第二數據寫入第一反相器的輸出節點和第二反相器的輸入節點的寫操作期間，提高第二操作電壓。

上述內容概述了幾個實施例的特征，從而使得本領域普通技術人員可更好地了解本公開的各方面。本領域普通技術人員應理解，其可以輕松地將本公開作為基礎，用于設計或修改其他工藝或結構，從而達成與本文實施例所介紹的相同目的和/或實現相同的優點。本領域普通技術人員還應認識到，這種等效結構并不背離本公開的精神和范圍，并且其可以進行各種更改、替換和變更而不背離本公開的精神和范圍。