本發明涉及一種存儲器胞及存儲器陣列，且特別涉及一種用于物理不可復制技術(physicallyunclonablefunction，簡稱puf技術)的一次編程存儲器胞與存儲器陣列以及相關隨機碼產生方法。
背景技術：
：：物理不可復制技術(physicallyunclonablefunction，簡稱puf技術)是一種創新的方式用來保護半導體芯片內部的數據，防止半導體芯片的內部數據被竊取。根據puf技術，半導體芯片能夠提供一隨機碼(randomcode)。此隨機碼可作為半導體芯片(semiconductorchip)上特有的身份碼(idcode)，用來保護內部的數據。一般來說，puf技術是利用半導體芯片的制造變異(manufacturingvariation)來獲得獨特的隨機碼。此制造變異包括半導體的工藝變異(processvariation)。亦即，就算有精確的工藝步驟可以制作出半導體芯片，但是其隨機碼幾乎不可能被復制(duplicate)。因此，具有puf技術的半導體芯片通常被運用于高安全防護的應用(applicationswithhighsecurityrequirements)。技術實現要素：本發明的主要目的在于提出一種用于物理不可復制技術的一次編程存儲器胞與存儲器陣列以及相關隨機碼產生方法。利用半導體的制造變異所設計出的一次編程(otp)存儲器胞與存儲器胞陣列，在編程動作進行后，即具有獨特的隨機碼。本發明涉及一種一次編程存儲器胞，包括：一選擇電路，連接至一位線與一字線；一第一反熔絲存儲電路，連接至一第一反熔絲控制線與該選擇電路；以及一第二反熔絲存儲電路，連接至一第二反熔絲控制線與該選擇電路；其中，在一編程動作時，提供一選擇電壓至該字線，提供一接地電壓至該位線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該選擇電路提供該接地電壓至該第一反熔絲存儲電路與該第二反熔絲存儲電路，使得該第一反熔絲存儲電路與該第二反熔絲存儲電路承受該編程電壓，并使得該第一反熔絲存儲電路與該第二反熔絲存儲電路其中之一改變其存儲狀態；其中，在一讀取動作時，提供該選擇電壓至該字線，提供該接地電壓至該位線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲存儲電路產生一第一讀取電流至該位線，用以確認該第一反熔絲存儲電路為一第一存儲狀態或者一第二存儲狀態，并據以作為一物理不可復制技術中一隨機碼內的一個位。本發明涉及一種一次編程存儲器胞，包括：一選擇電路，連接至一位線、一反相位線與一字線；一隔離電路，連接至一隔離控制線；一第一反熔絲存儲電路，連接至一第一反熔絲控制線、該隔離電路與該選擇電路；以及一第二反熔絲存儲電路，連接于一第二反熔絲控制線、該隔離電路與該選擇電路；其中，在一編程動作時，提供一選擇電壓至該字線，提供一接地電壓至該位線與該反相位線，提供一導通電壓至該隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該隔離電路連接該第一反熔絲存儲電路與該第二反熔絲存儲電路，該選擇電路提供該接地電壓至該第一反熔絲存儲電路與該第二反熔絲存儲電路，使得該第一反熔絲存儲電路與該第二反熔絲存儲電路承受該編程電壓，并使得該第一反熔絲存儲電路與該第二反熔絲存儲電路其中之一改變其存儲狀態；其中，在一讀取動作時，提供該選擇電壓至該字線，提供該接地電壓至該位線以及該反相位線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該隔離控制線，使得該第一反熔絲存儲電路產生一第一讀取電流至位線，該第二反熔絲存儲電路產生一第二讀取電流至該反相位線，并據以決定一物理不可復制技術中一隨機碼內的一個位。本發明涉及一種一次編程存儲器胞，包括：一第一反熔絲晶體管，具有一第一漏源端連接至一位線，一柵極連接于一第一反熔絲控制線，其中該第一反熔絲晶體管的該柵極具有一柵極氧化層，且該第一反熔絲晶體管的該柵極氧化層中一第一區域的厚度小于一第二區域的厚度；以及一第二反熔絲晶體管，具有一第一漏源端連接至該第一反熔絲晶體管的一第二漏源端，一柵極連接于一第二反熔絲控制端，一第二漏源端連接至該位線，其中該第二反熔絲晶體管的該柵極具有一柵極氧化層，且該第二反熔絲晶體管的該柵極氧化層中一第三區域的厚度小于一第四區域的厚度；其中，在一編程動作時，提供一接地電壓至該位線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，使得該第一反熔絲存儲電路與該第二反熔絲存儲電路承受該編程電壓，并使得該第一反熔絲存儲電路與該第二反熔絲存儲電路其中之一改變其存儲狀態；其中，在一讀取動作時，提供該接地電壓至該位線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲存儲電路產生一第一讀取電流至該位線，用以確認該第一反熔絲存儲電路為一第一存儲狀態或者一第二存儲狀態，并據以決定一物理不可復制技術中一隨機碼內的一個位。本發明涉及一種一次編程存儲器胞，包括：一第一反熔絲晶體管，具有一第一漏源端連接至一位線，一柵極連接于一第一反熔絲控制線，其中該第一反熔絲晶體管的該柵極具有一柵極氧化層，且該第一反熔絲晶體管的該柵極氧化層中一第一區域的厚度小于一第二區域的厚度；一隔離晶體管，具有一第一漏源端連接至該第一反熔絲晶體管的一第二漏源端，一柵極連接于一隔離控制線；以及一第二反熔絲晶體管，具有一第一漏源端連接至該隔離晶體管的一第二漏源端，一柵極連接于一第二反熔絲控制端，一第二漏源端連接至一反相位線，其中該第二反熔絲晶體管的該柵極具有一柵極氧化層，且該第二反熔絲晶體管的該柵極氧化層中一第三區域的厚度小于一第四區域的厚度；其中，在一編程動作時，提供一接地電壓至該位線與該反相位線，提供一導通電壓至該隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該隔離晶體管連接該第一反熔絲晶體管與該第二反熔絲晶體管，使得該第一反熔絲晶體管與該第二反熔絲晶體管承受該編程電壓，并使得該第一反熔絲晶體管與該第二反熔絲晶體管其中之一改變其存儲狀態；其中，在一讀取動作時，提供該接地電壓至該位線以及該反相位線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該隔離控制線，使得該第一反熔絲晶體管產生一第一讀取電流至位線，該第二反熔絲晶體管產生一第二讀取電流至該反相位線，并據以決定一物理不可復制技術中一隨機碼內的一個位。本發明涉及一種存儲器陣列結構，連接至一第一位線、一第一字線、一第一反熔絲控制線與一第二反熔絲控制線，該存儲器陣列結構包括一第一一次編程存儲器胞與一第二一次編程存儲器胞：該第一一次編程存儲器胞，包括：一第一選擇電路，連接至該第一位線與該第一字線；一第一反熔絲存儲電路，連接至該第一反熔絲控制線與該第一選擇電路；以及一第二反熔絲存儲電路，連接至該第二反熔絲控制線與該第一選擇電路；該第二一次編程存儲器胞，包括：一第二選擇電路，連接至該第一位線與一第二字線；一第三反熔絲存儲電路，連接至一第三反熔絲控制線與該第二選擇電路；以及一第四反熔絲存儲電路，連接至一第四反熔絲控制線與該第二選擇電路；其中，在一編程動作時，提供一選擇電壓至該第一字線，提供一接地電壓至該第一位線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該第一選擇電路提供該接地電壓至該第一反熔絲存儲電路與該第二反熔絲存儲電路，使得該第一反熔絲存儲電路與該第二反熔絲存儲電路承受該編程電壓，并使得該第一反熔絲存儲電路與該第二反熔絲存儲電路其中之一改變其存儲狀態；其中，在一讀取動作時，提供該選擇電壓至該第一字線，提供該接地電壓至該第一位線，提供一讀取電壓至該第一反熔絲控制線，提供該接地電壓至該第二反熔絲控制線，使得該第一反熔絲存儲電路產生一第一讀取電流至該第一位線，用以確認該第一反熔絲存儲電路為一第一存儲狀態或者一第二存儲狀態，并據以作為一物理不可復制技術中一隨機碼內的一個位。本發明涉及一種存儲器陣列結構，連接至一第一位線、一第一反相位線、一第一字線、一第一隔離線、一第一反熔絲控制線與一第二反熔絲控制線，該存儲器陣列結構包括一第一一次編程存儲器胞與一第二一次編程存儲器胞：該第一一次編程存儲器胞，包括：一第一選擇電路，連接至該第一位線、該第一反相位線與該第一字線；一第一隔離電路，連接至該第一隔離控制線；一第一反熔絲存儲電路，連接至該第一反熔絲控制線、該第一隔離電路與該第一選擇電路；以及一第二反熔絲存儲電路，連接于該第二反熔絲控制線、該第一隔離電路與該第一選擇電路；該第二一次編程存儲器胞，包括：一第二選擇電路，連接至該第一位線、該第一反相位線與一第二字線；一第二隔離電路，連接至一第二隔離控制線；一第三反熔絲存儲電路，連接至一第三反熔絲控制線、該第二隔離電路與該第二選擇電路；以及一第四反熔絲存儲電路，連接于一第四反熔絲控制線、該第二隔離電路與該第二選擇電路；其中，在一編程動作時，提供一選擇電壓至該第一字線，提供一接地電壓至該第一位線與該第一反相位線，提供一導通電壓至該第一隔離控制線，提供一編程電壓至該第一反熔絲控制線與該第二反熔絲控制線，該第一隔離電路連接該第一反熔絲存儲電路與該第二反熔絲存儲電路，該第一選擇電路提供該接地電壓至該第一反熔絲存儲電路與該第二反熔絲存儲電路，使得該第一反熔絲存儲電路與該第二反熔絲存儲電路承受該編程電壓，并使得該第一反熔絲存儲電路與該第二反熔絲存儲電路其中之一改變其存儲狀態；其中，在一讀取動作時，提供該選擇電壓至該第一字線，提供該接地電壓至該第一位線以及該第一反相位線，提供一讀取電壓至該第一反熔絲控制線與該第二反熔絲控制線，提供一未導通電壓至該第一隔離控制線，使得該第一反熔絲存儲電路產生一第一讀取電流至第一位線，該第二反熔絲存儲電路產生一第二讀取電流至該第一反相位線，并據以決定一物理不可復制技術中一隨機碼內的一個位。本發明涉及一種隨機碼的產生方法，包括下列步驟：提供一非易失性存儲器胞，該非易失性存儲器胞中至少包括二反熔絲存儲電路；同時提供一預定電壓至該至少二反熔絲存儲電路，用以編程該非易失性存儲器胞；記錄該非易失性存儲器胞中該至少二反熔絲存儲電路所對應的破裂狀態；以及根據該破裂狀態產生一隨機碼。為了對本發明的上述及其他方面有更佳的了解，下文特舉優選實施例，并配合附圖，作詳細說明如下：附圖說明圖1a所繪示為本發明第一實施例otp存儲器胞的俯視圖。圖1b為本發明第一實施例otp存儲器胞沿著aa’方向的剖面圖。圖1c為本發明第一實施例otp存儲器胞的等效電路圖。圖2a至圖2c所繪示為本發明第一實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。圖3a所繪示為本發明第一實施例otp存儲器胞所組成的陣列結構的俯視圖。圖3b為為陣列結構的等效電路圖。圖4a至圖4c所繪示為本發明第一實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。圖5a所繪示為本發明第二實施例otp存儲器胞的俯視圖。圖5b為本發明第二實施例otp存儲器胞的等效電路圖。圖6a至圖6b所繪示為本發明第二實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。圖7a所繪示為本發明第二實施例otp存儲器胞所組成的陣列結構的等效電路圖。圖7b至圖7c所繪示為本發明第二實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。圖8a所繪示為本發明第三實施例為otp存儲器胞的俯視圖。圖8b為本發明第三實施例otp存儲器胞沿著aa’方向的剖面圖。圖8c為本發明第三實施例otp存儲器胞的等效電路圖。圖9a至圖9c所繪示為本發明第三實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。圖10a所繪示為本發明第三實施例otp存儲器胞所組成的陣列結構的等效電路圖。圖10b至第10d圖所繪示為本發明第三實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。圖11a所繪示為本發明第四實施例為otp存儲器胞的俯視圖。圖11b為本發明第四實施例otp存儲器胞的等效電路圖。圖12a至圖12b所繪示為本發明第四實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。圖13a所繪示為本發明第四實施例otp存儲器胞所組成的陣列結構的等效電路圖。圖13b至圖13c所繪示為本發明第四實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。圖14a所繪示為本發明第五實施例otp存儲器胞的俯視圖。圖14b為本發明第五實施例otp存儲器胞沿著aa’方向的剖面圖。圖14c為本發明第五實施例otp存儲器胞的等效電路圖。圖15a至圖15c所繪示為本發明第五實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。圖16a所繪示為本發明第五實施例otp存儲器胞所組成的陣列結構的等效電路圖。圖16b至圖16d所繪示為本發明第五實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。圖17a所繪示為本發明第六實施例otp存儲器胞的俯視圖。圖17b為本發明第六實施例otp存儲器胞的等效電路圖。圖18a至圖18b所繪示為本發明第六實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。圖19a所繪示為本發明第六實施例otp存儲器胞所組成的陣列結構的等效電路圖。圖19b至圖19c所繪示為本發明第六實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。圖20a所繪示為本發明第七實施例otp存儲器胞的俯視圖。圖20b為本發明第七實施例otp存儲器胞沿著aa’方向的剖面圖。圖20c為本發明第七實施例otp存儲器胞的等效電路圖。圖21a至圖21c所繪示為本發明第七實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。圖22a所繪示為本發明第七實施例otp存儲器胞所組成的陣列結構的等效電路圖。圖22b至圖22d所繪示為本發明第七實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。圖23a所繪示為本發明第八實施例otp存儲器胞的俯視圖。圖23b為本發明第八實施例otp存儲器胞的等效電路圖。圖24a至圖24e所繪示為本發明第八實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。圖25a所繪示為本發明第八實施例otp存儲器胞所組成的陣列結構的等效電路圖。圖25b圖至圖25f所繪示為本發明第八實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。圖26所繪示為第一種類型的otp存儲器胞。圖27所繪示為第二種類型的otp存儲器胞。【符號說明】110、120、130、140、150：摻雜區115、125、135、145：柵極152：柵極氧化層160、170：金屬層210、220、230、240、250、260：摻雜區215、225、235、245、255：柵極270、272、274：金屬層310、320、330：摻雜區315、325：柵極352、352a：柵極氧化層360：金屬層410、420、430、440：摻雜區415、425、435：柵極452a：柵極氧化層460、462：金屬層510、520、530、540、550、560、570：摻雜區515、525、535、545、555、565：柵極572、574：金屬層580：柵極氧化層610、620、630、640、650、660、670、680：摻雜區615、625、635、645、655、665、675：柵極692、694、696、698：金屬層710、720：摻雜區715、725、735：柵極730：柵極氧化層740：金屬層810、820、830：摻雜區812、814、816、822、824、826：柵極840、842：金屬層900、910：選擇電路902、912：第一反熔絲存儲電路904、914：第二反熔絲存儲電路916：隔離電路具體實施方式眾所周知，非易失性存儲器在斷電之后仍舊可以保存其數據內容。非易失性存儲器中的一次編程存儲器(onetimeprogrammingmemory，簡稱otp存儲器)僅可以讓使用者編程一次，一旦otp存儲器編程完成之后，其存儲數據將無法修改。otp存儲器根據其特性可區分為熔絲型(fusetype)otp存儲器與反熔絲型(antifuse-type)otp存儲器。反熔絲型otp存儲器胞(memorycell)尚未進行編程(program)時，其為高電阻值的存儲狀態；而進行編程之后的存儲器胞，其具備低電阻值的存儲狀態。本發明屬于一種反熔絲型otp存儲器胞，以下詳細介紹。第一實施例請參照圖1a，其所繪示為本發明第一實施例一次編程存儲器胞(以下簡稱為otp存儲器胞)的俯視圖。圖1b為本發明第一實施例otp存儲器胞沿著aa’方向的剖面圖。圖1c為本發明第一實施例otp存儲器胞的等效電路圖。如圖1a與圖1b所示，otp存儲器胞c1制作于p型井區(p-well)pw。p型井區pw的表面具有一柵極氧化層(gateoxidelayer)152。在進行蝕刻工藝(etchingprocess)并在柵極氧化層152上形成開口(openig)后，可在p型井區pw的表面下方形成第一摻雜區110、第二摻雜區120、第三摻雜區130、第四摻雜區140、第五摻雜區150。其中，上述五個摻雜區110、120、130、140、150為n型摻雜區。本發明的第一實施例將otp存儲器胞c1制作于p型井區pw，然而在此領域的技術人員也可以將otp存儲器胞c1制作于n型井區(n-well)，而五個摻雜區為p型摻雜區，也可以實現本發明。第一柵極115形成于第一摻雜區110與第二摻雜區120之間的柵極氧化層152上方，第一柵極115連接至otp存儲器胞c1的字線(wordline)wl。第二柵極125形成于第二摻雜區120與第三摻雜區130之間的柵極氧化層152上方，第二柵極125連接至otp存儲器胞c1的第一反熔絲控制線(antifusecontrolline)af1。第三柵極135形成于第三摻雜區130與第四摻雜區140之間的柵極氧化層152上方，第三柵極135連接至otp存儲器胞c1的第二反熔絲控制線af2。第四柵極145形成于第四摻雜區140與第五摻雜區150之間的柵極氧化層152上方，第四柵極145連接至otp存儲器胞c1的字線(wl)。再者，上述四個柵極115、125、135、145為多晶硅柵極(poly-silicongte)或者金屬柵極(metalgate)。另外，第一金屬層160位于四個柵極115、125、135、145的上方，經由二個穿透洞(via)連接至第一摻雜區110與第五摻雜區150，第一金屬層160作為otp存儲器胞c1的位線(bitline)bl。再者，第二金屬層170連接于第一柵極115與第四柵極145。如圖1c所示，第一摻雜區110、第二摻雜區120與第一柵極115形成第一選擇晶體管(selecttransistor)s1；第二摻雜區120、第三摻雜區130與第二柵極125形成第一反熔絲晶體管(antifusetransistor)a1；第三摻雜區130、第四摻雜區140與第三柵極135形成第二反熔絲晶體管a2；第四摻雜區140、第五摻雜區150與第四柵極145形成第二選擇晶體管s2。再者，第一選擇晶體管s1的第一漏源端(drain/sourceterminal)連接至位線bl，第一選擇晶體管s1的柵極端(gateterminal)連接至字線wl；第一反熔絲晶體管a1的第一漏源端連接至第一選擇晶體管s1的第二漏源端，第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；第二反熔絲晶體管a2的第一漏源端連接至第一反熔絲晶體管a1的第二漏源端，第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2；第二選擇晶體管s2的第一漏源端連接至第二反熔絲晶體管a2的第二漏源端，第二選擇晶體管s2的柵極端連接至字線wl，第二選擇晶體管s2的第二漏源端連接至位線bl。根據本發明的第一實施例，otp存儲器胞c1中有二個存儲電路，即第一反熔絲晶體管a1與第二反熔絲晶體管a2。當otp存儲器胞c1進行編程動作時，第一反熔絲晶體管a1與第二反熔絲晶體管a2會同時承受高電壓(voltagestress)，并使得第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層152破裂(rupture)而改變存儲狀態。在進行讀取動作時，依序讀取第一反熔絲晶體管a1與第二反熔絲晶體管a2的存儲狀態，并以第一反熔絲晶體管a1的存儲狀態做為puf技術的隨機碼。另外，此處所謂的存儲狀態代表反熔絲晶體管的破裂狀態(rupturedcondition)。舉例來說，第一存儲狀態代表反熔絲晶體管的柵極氧化層已破裂；第二存儲狀態代表反熔絲晶體管的柵極氧化層未破裂。請參照圖2a至圖2c，其所繪示為本發明第一實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。如圖2a所示，在編程動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，選擇電壓vdd約為0.75v～3.6v，編程電壓vpp約為3.6v～11v。當字線wl接收選擇電壓vdd，位線bl接收接地電壓時，第一選擇晶體管s1與第二選擇晶體管s2開啟，使得第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。由于編程電壓vpp已超過柵極氧化層的耐壓范圍，所以第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。由于otp存儲器胞c1的制造變異，在編程動作時，并無法預測otp存儲器胞c1中哪個反熔絲晶體管的柵極氧化層會破裂，因此本發明的otp存儲器胞c1可運用于puf技術。舉例來說，如圖2a所示的otp存儲器胞c1，在編程動作時，第一反熔絲晶體管a1的柵極氧化層破裂，而第二反熔絲晶體管a2的柵極氧化層未破裂。也就是說，被編程后的反熔絲晶體管，其破裂狀態是因為制造變異所造成。再者，當otp存儲器胞c1編程動作完成后，可進行二次讀取動作來確認二個存儲電路中的存儲狀態。如圖2b所示，在第一次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2。其中，讀取電壓vr約為0.75v～3.6v。由于第一反熔絲晶體管a1的柵極氧化層已經破裂，因此在位線bl上接收到大數值的第一讀取電流ir1，并據以判定第一反熔絲晶體管a1(第一存儲電路)為低電阻值的第一存儲狀態。如圖2c所示，在第二次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供接地電壓(0v)至第一反熔絲控制線af1，提供讀取電壓vr至第二反熔絲控制線af2。由于第二反熔絲晶體管a2的柵極氧化層未破裂，因此在位線bl上接收到數值接近0的第二讀取電流ir2，并據以判定第二反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。根據以上的說明，利用二次的讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。然而，由于二個存儲電路的存儲狀態為互補的存儲狀態，所以也可以僅讀取單一個存儲電路的存儲狀態，即決定隨機碼中的一個位。請參照圖3a，其所繪示為本發明第一實施例otp存儲器胞所組成的陣列結構的俯視圖。圖3b為為陣列結構的等效電路圖。如圖3a與圖3b所示，陣列結構由2×2個otp存儲器胞c11～c22所組成。基本上，每個otp存儲器胞c11～c22的構造類似于圖1a。相同地，每一個otp存儲器胞c11～c22中皆包括一第一選擇晶體管s1、一第二選擇晶體管s2、一第一反熔絲晶體管a1與一第二反熔絲晶體管a2。以下以第一位線bl1所連接的一列(row)otp存儲器胞c11、c12來作說明其連接關系。而第二位線bl2連接至otp存儲器胞c21、c22也具有類似的結構。如圖3b所示，otp存儲器胞c11中，第一選擇晶體管s1的第一漏源端連接至第一位線bl1，第一選擇晶體管s1的柵極端連接至第一字線wl1；第一反熔絲晶體管a1的第一漏源端連接至第一選擇晶體管s1的第二漏源端，第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；第二反熔絲晶體管a2的第一漏源端連接至第一反熔絲晶體管a1的第二漏源端，第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2；第二選擇晶體管s2的第一漏源端連接至第二反熔絲晶體管a2的第二漏源端，第二選擇晶體管s2的柵極端連接至第一字線wl1，第二選擇晶體管s2的第二漏源端連接至第一位線bl1。otp存儲器胞c12中，第一選擇晶體管s1的第一漏源端連接至第一位線bl1，第一選擇晶體管s1的柵極端連接至第二字線wl2；第一反熔絲晶體管a1的第一漏源端連接至第一選擇晶體管s1的第二漏源端，第一反熔絲晶體管a1的柵極端連接至第三反熔絲控制線af3；第二反熔絲晶體管a2的第一漏源端連接至第一反熔絲晶體管a1的第二漏源端，第二反熔絲晶體管a2的柵極端連接至第四反熔絲控制線af4；第二選擇晶體管s2的第一漏源端連接至第二反熔絲晶體管a2的第二漏源端，第二選擇晶體管s2的柵極端連接至第二字線wl2，第二選擇晶體管s2的第二漏源端連接至第一位線bl1。請參照圖4a至圖4c，其所繪示為本發明第一實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。以下以otp存儲器胞c11為選定存儲器胞(selectedmemorycell)來說明。如圖4a所示，對選定存儲器胞c11進行編程動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，并同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，選擇電壓vdd約為0.75v～3.6v，編程電壓vpp約為3.6v～11v。再者，針對未選定存儲器胞c12、c21、c22，提供一第一電壓v1至第二位線bl2，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。其中，第一電壓v1大于等于選擇電壓vdd，且第一電壓v1小于編程電壓vpp的一半(vpp/2)。亦即，vdd≤v1<vpp/2。如圖4a所示，選定存儲器胞c11中，第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。因此，第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。舉例來說，如圖4a所示的選定存儲器胞c11，第一反熔絲晶體管a1的柵極氧化層未破裂，而第二反熔絲晶體管a2的柵極氧化層破裂。同理，可以依序將otp存儲器胞c12、c21、c22設定為選定存儲器胞并進行編程動作。詳細動作不再贅述。當選定存儲器胞c11編程動作完成后，可進行二次讀取動作來確認選定存儲器胞c11中二個存儲電路中的存儲狀態。如圖4b所示，針對選定存儲器胞c11進行第一次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，并同時提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c12、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。在選定存儲器胞c11中，由于第一反熔絲晶體管a1的柵極氧化層未破裂，因此在第一位線bl1上接收到數值約為0的第一讀取電流，并據以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態。如圖4c所示，針對選定存儲器胞c11進行第二次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，并同時提供接地電壓0v第一反熔絲控制線af1，提供讀取電壓vr至第二反熔絲控制線af2。再者，針對未選定存儲器胞c12、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。在選定存儲器胞c11中，由于第二反熔絲晶體管a1的柵極氧化層已經破裂，因此于第一位線bl1上接收到大數值的第二讀取電流，并據以判定第二反熔絲晶體管a2(第二存儲電路)為低電阻值的第一存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。根據以上的說明，利用二次的讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。然而，由于二個存儲電路的存儲狀態為互補的存儲狀態，所以也可以僅讀取單一個存儲電路的存儲狀態，即決定隨機碼中的一個位。再者，當存儲器胞陣列結構中的4個otp存儲器胞c11～c22皆進行編程動作以及讀取動作之后，即可產生4個位的隨機碼，用于puf技術。第二實施例請參照圖5a，其所繪示為本發明第二實施例otp存儲器胞的俯視圖。圖5b為本發明第二實施例otp存儲器胞的等效電路圖。第二實施例的otp存儲器胞將第一實施例的otp存儲器胞修正為otp差動存儲器胞(differentialmemorycell)。如圖5a所示，otp存儲器胞c1包括第一摻雜區210、第二摻雜區220、第三摻雜區230、第四摻雜區240、第五摻雜區250、第六摻雜區260。再者，第一柵極215形成于第一摻雜區210與第二摻雜區220之間的柵極氧化層上方，第一柵極215連接至otp存儲器胞c1的字線wl。第二柵極225形成于第二摻雜區220與第三摻雜區230之間的柵極氧化層上方，第二柵極225連接至otp存儲器胞c1的第一反熔絲控制線af1。第三柵極235形成于第三摻雜區230與第四摻雜區240之間的柵極氧化層上方，第三柵極235連接至otp存儲器胞c1的隔離控制線(isolationcontrolline)ig。第四柵極245形成于第四摻雜區240與第五摻雜區250之間的柵極氧化層上方，第四柵極245連接至otp存儲器胞c1的第二反熔絲控制線af2。第五柵極255形成于第五摻雜區250與第六摻雜區260之間的柵極氧化層上方，第五柵極255連接至otp存儲器胞c1的字線(wl)。再者，上述五個柵極215、225、235、245、255為多晶硅柵極或者金屬柵極。另外，第一金屬層272經由穿透洞(via)連接至第一摻雜區210，且第一金屬層272作為otp存儲器胞c1的位線(bitline)bl。第二金屬層274經由穿透洞連接至第六摻雜區260，且第二金屬層274作為otp存儲器胞c1的反相位線。再者，第三金屬層270連接于第一柵極215與第五柵極255。如圖5b所示，第一摻雜區210、第二摻雜區220與第一柵極215形成第一選擇晶體管s1；第二摻雜區220、第三摻雜區230與第二柵極225形成第一反熔絲晶體管a1；第三摻雜區230、第四摻雜區240與第三柵極235形成一隔離晶體管(isolationtransistor)o；第四摻雜區240、第五摻雜區250與第四柵極245形成第二反熔絲晶體管a2；第五摻雜區250、第六摻雜區260與第五柵極255形成第二選擇晶體管s2。再者，第一選擇晶體管s1、第一反熔絲晶體管a1、隔離晶體管o、第二反熔絲晶體管a2、第二選擇晶體管s2串接于位線bl與反相位線之間。另外，第一選擇晶體管s1的柵極端連接至字線wl；第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；隔離晶體管o的柵極端連接至隔離控制線ig；第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2；第二選擇晶體管s2的柵極端連接至字線wl。同理，第二實施例的otp存儲器胞c1中有二個存儲電路，即第一反熔絲晶體管a1與第二反熔絲晶體管a2。當otp存儲器胞c1進行編程動作時，第一反熔絲晶體管a1與第二反熔絲晶體管a2會同時承受高電壓(voltagestress)，并使得第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層破裂(rupture)而改變存儲狀態。在進行讀取動作時，直接讀取第一反熔絲晶體管a1與第二反熔絲晶體管a2的存儲狀態，并做為puf技術的隨機碼。請參照圖6a至圖6b，其所繪示為本發明第二實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。如圖6a所示，在編程動作時，提供接地電壓(0v)至位線bl與反相位線提供選擇電壓vdd至字線wl，并同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2，提供第二電壓v2至隔離控制線ig。其中，選擇電壓vdd約為0.75v～3.6v，編程電壓vpp約為3.6v～11v，第二電壓v2大于等于選擇電壓vdd，小于編程電壓的3/4倍(3vpp/4)。亦即，vdd≤v2<3vpp/4。在編程動作時，隔離晶體管o開啟(turnon)使得第三摻雜區230與第四摻雜區240互相連接，并使得第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。由于編程電壓vpp已超過柵極氧化層的耐壓范圍，所以第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。由于otp存儲器胞c1的制造變異，在編程動作時，并無法預測otp存儲器胞c1中哪個反熔絲晶體管的柵極氧化層會破裂，因此本發明的otp存儲器胞c1可運用于puf技術。舉例來說，如圖6a所示的otp存儲器胞c1，在編程動作時，第一反熔絲晶體管a1的柵極氧化層未破裂，而第二反熔絲晶體管a2的柵極氧化層破裂。再者，當otp存儲器胞c1編程動作完成后，可進行一次讀取動作來確認二個存儲電路中的存儲狀態。如圖6b所示，在讀取動作時，提供接地電壓(0v)至位線bl與反相位線提供選擇電壓(selectvoltage)vdd至字線wl，提供讀取電壓vr至第一反熔絲控制線af1與第二反熔絲控制線af2，提供接地電壓(0v)至隔離控制線ig。其中，讀取電壓vr約為0.75v～3.6v。由于隔離晶體管o關閉(turnoff)，使得第三摻雜區230與第四摻雜區240被隔離。因此，第一反熔絲晶體管a1產生數值接近0的第一讀取電流ir1至位線bl，第二反熔絲晶體管a2產生數值較大的第二讀取電流ir2至反相位線再者，根據第一讀取電流ir1與第二讀取電流ir2的大小可以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態，第二反熔絲晶體管a2(第二存儲電路)為低電阻值的第一存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。另外，利用差動感測運算(differentialsensingoperation)，也可以用來決定隨機碼中的一個位(onebit)。舉例來說，當第一讀取電流ir1大于第二讀取電流ir2時，otp存儲器胞c1可被決定為具有第一存儲狀態；反之，當第一讀取電流ir1小于第二讀取電流ir2時，otp存儲器胞c1可被決定為具有第二存儲狀態。請參照圖7a，其所繪示為本發明第二實施例otp存儲器胞所組成的陣列結構的等效電路圖。陣列結構由2×2個otp存儲器胞c11～c22所組成。基本上，每個otp存儲器胞c11～c22的構造類似于圖6a。相同地，每一個otp存儲器胞c11～c22中皆包括一第一選擇晶體管s1、一第二選擇晶體管s2、一第一反熔絲晶體管a1與一第二反熔絲晶體管a2、一隔離晶體管o。圖7b至圖7c，其所繪示為本發明第二實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。以下以otp存儲器胞c22為選定存儲器胞來說明對存儲器陣列結構進行編程動作以及讀取動作。如圖7b所示，對選定存儲器胞c22進行編程動作時，提供接地電壓(0v)至第二位線bl2以及第二反相位線提供選擇電壓vdd至第二字線wl2，并同時提供編程電壓vpp至第三反熔絲控制線af3與第四反熔絲控制線af4，提供第二電壓v2至第二隔離控制線ig2。其中，選擇電壓vdd約為0.75v～3.6v，編程電壓vpp約為3.6v～11v，第二電壓v2大于等于選擇電壓vdd，小于編程電壓的3/4倍(3vpp/4)。亦即，vdd≤v2<3vpp/4。再者，針對未選定存儲器胞c12、c21、c22，提供一第一電壓v1至第一位線bl1以及第一反相位線提供接地電壓0v至第一字線wl1，并同時提供接地電壓0v至第一反熔絲控制線af1、第二反熔絲控制線af2與第一隔離控制線ig1。其中，第一電壓v1大于等于選擇電壓vdd，且第一電壓v1小于編程電壓vpp的一半(vpp/2)。亦即，vdd≤v1<vpp/2。如圖7b所示，選定存儲器胞c22中，第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。因此，第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。舉例來說，如圖7b所示的選定存儲器胞c22，第一反熔絲晶體管a1的柵極氧化層未破裂，而第二反熔絲晶體管a2的柵極氧化層破裂。同理，可以依序將otp存儲器胞c11、c12、c21設定為選定存儲器胞并進行編程動作。此處不再贅述。當選定存儲器胞c22編程動作完成后，可進行一次讀取動作來確認選定存儲器胞c22中二個存儲電路中的存儲狀態。如圖7c所示，針對選定存儲器胞c22進行讀取動作時，提供接地電壓(0v)至第二位線bl2與第二反相位線提供選擇電壓vdd至第二字線wl2，并同時提供讀取電壓vr至第一反熔絲控制線af1與第二反熔絲控制線af2，提供接地電壓(0v)至第二隔離控制線ig2。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c11、c12、c21，將第一位線bl1與第一反相位線浮接(floating)，提供接地電壓0v至第一字線wl1，并同時提供接地電壓0v至第一反熔絲控制線af1、第二反熔絲控制線af2與第一隔離控制線ig1。在選定存儲器胞c22中，由于第一反熔絲晶體管a1的柵極氧化層未破裂，因此在第二位線bl2上接收到數值約為0的第一讀取電流，第二反相位線上接收到數值較大的第二讀取電流，并據以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態，第二反熔絲晶體管a2(第二存儲電路)為低電阻值的第一存儲狀態。根據以上的說明，利用一次的讀取動作來即可確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。再者，當存儲器胞陣列結構中的4個otp存儲器胞c11～c22皆進行編程動作以及讀取動作之后，即可產生4個位的隨機碼，用于puf技術。第三實施例請參照圖8a，其所繪示為本發明第三實施例為otp存儲器胞的俯視圖。圖8b為本發明第三實施例otp存儲器胞沿著aa’方向的剖面圖。圖8c為本發明第三實施例otp存儲器胞的等效電路圖。如圖8a與圖8b所示，otp存儲器胞c1制作于p型井區(p-well)pw。p型井區pw的表面具有一柵極氧化層352。進行第一次蝕刻工藝，先控制柵極氧化層352具有較薄的厚度，再進行第二次蝕刻工藝，在柵極氧化層352上形成開口(openig)后，在p型井區pw的表面下方形成第一摻雜區310、第二摻雜區320、第三摻雜區330。因此，p型井區pw的表面上方的柵極氧化層352中有一區域352a的厚度較薄。其中，上述三個摻雜區310、320、330為n型摻雜區。再者，第一柵極315形成于第一摻雜區310與第二摻雜區320之間的柵極氧化層352上方，第一柵極315連接至otp存儲器胞c1的第一反熔絲控制線af1。第二柵極325形成于第二摻雜區320與第三摻雜區330之間的柵極氧化層352上方，第二柵極325連接至otp存儲器胞c1的第二反熔絲控制線af2。再者，上述二個柵極315、325為多晶硅柵極或者金屬柵極。另外，金屬層360位于二個柵極315、325的上方，經由二個穿透洞(via)連接至第一摻雜區310與第三摻雜區330，金屬層360作為otp存儲器胞c1的位線(bitline)bl。如圖8c所示，第一摻雜區310、第二摻雜區320與第一柵極315形成第一反熔絲選擇晶體管a1；第二摻雜區320、第三摻雜區330與第二柵極325形成第二反熔絲晶體管a2。再者，第一柵極315下方覆蓋第一部分較厚的柵極氧化層352以及第二部分厚度較薄的柵極氧化層352a；第二柵極325下方覆蓋第一部分較厚的柵極氧化層352以及第二部分厚度較薄的柵極氧化層352a。再者，第一反熔絲晶體管a1的第一漏源端連接至位線bl，第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；第二反熔絲晶體管a2的第一漏源端連接至第一反熔絲晶體管a1的第二漏源端，第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2，第二反熔絲晶體管a2的第二漏源端連接至位線bl。根據本發明的第三實施例，otp存儲器胞c1中有二個存儲電路，即第一反熔絲晶體管a1與第二反熔絲晶體管a2。當otp存儲器胞c1進行編程動作時，第一反熔絲晶體管a1與第二反熔絲晶體管a2會同時承受高電壓(voltagestress)，并使得第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層352破裂(rupture)而改變存儲狀態。基本上，當柵極氧化層352破裂時，會由較薄的柵極氧化層352a的區域破裂。再者，在進行讀取動作時，依序讀取第一反熔絲晶體管a1與第二反熔絲晶體管a2的存儲狀態，并以第一反熔絲晶體管a1的存儲狀態做為puf技術的隨機碼。請參照圖9a至圖9c，其所繪示為本發明第三實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。如圖9a所示，在編程動作時，提供接地電壓(0v)至位線bl，同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，編程電壓vpp約為3.6v～11v。由于編程電壓vpp已超過柵極氧化層的耐壓范圍，所以第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。基本上，當柵極氧化層破裂時，會由較薄的柵極氧化層的區域破裂。由于otp存儲器胞c1的制造變異，在編程動作時，并無法預測otp存儲器胞c1中哪個反熔絲晶體管的柵極氧化層會破裂，因此本發明的otp存儲器胞c1可運用于puf技術。舉例來說，如圖9a所示的otp存儲器胞c1，在編程動作時，第一反熔絲晶體管a1的柵極氧化層破裂，而第二反熔絲晶體管a2的柵極氧化層未破裂。再者，當otp存儲器胞c1編程動作完成后，可進行二次讀取動作來確認二個存儲電路中的存儲狀態。如圖9b所示，在第一次讀取動作時，提供接地電壓(0v)至位線bl，提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2。其中，讀取電壓vr約為0.75v～3.6v。由于第一反熔絲晶體管a1的柵極氧化層已經破裂，因此在位線bl上接收到大數值的第一讀取電流ir1，并據以判定第一反熔絲晶體管a1(第一存儲電路)為低電阻值的第一存儲狀態。如圖9c所示，在第二次讀取動作時，提供接地電壓(0v)至位線bl，提供接地電壓(0v)至第一反熔絲控制線af1，提供讀取電壓vr至第二反熔絲控制線af2。由于第二反熔絲晶體管a2的柵極氧化層未破裂，因此在位線bl上接收到數值接近0的第二讀取電流ir2，并據以判定第二反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。根據以上的說明，利用二次的讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。同理，由于二個存儲電路的存儲狀態為互補的存儲狀態，所以也可以僅讀取單一個存儲電路的存儲狀態，即決定隨機碼中的一個位。請參照圖10a，其所繪示為本發明第三實施例otp存儲器胞所組成的陣列結構的等效電路圖。陣列結構由2×2個otp存儲器胞c11～c22所組成。基本上，每個otp存儲器胞c11～c22的構造類似于圖9a。相同地，每一個otp存儲器胞c11～c22中皆包括一第一反熔絲晶體管a1與一第二反熔絲晶體管a2。請參照圖10b至第10d圖，其所繪示為本發明第三實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。以下以otp存儲器胞c12為選定存儲器胞來說明。如圖10b所示，對選定存儲器胞c12進行編程動作時，提供接地電壓(0v)至第一位線bl1，并同時提供編程電壓vpp至第三反熔絲控制線af3與第四反熔絲控制線af4。其中，編程電壓vpp約為3.6v～11v。再者，針對未選定存儲器胞c11、c21、c22，提供一第一電壓v1至第二位線bl2，提供接地電壓0v至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，且第一電壓v1約等于編程電壓vpp。如圖10b所示，選定存儲器胞c12中，第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。因此，第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。舉例來說，如圖10b所示的選定存儲器胞c12，第一反熔絲晶體管a1的柵極氧化層破裂，而第二反熔絲晶體管a2的柵極氧化層未破裂。基本上，當柵極氧化層破裂時，會由較薄的柵極氧化層的區域破裂。同理，可以依序將otp存儲器胞c11、c21、c22設定為選定存儲器胞并進行編程動作。詳細運作原理不再贅述。當選定存儲器胞c12編程動作完成后，可進行二次讀取動作來確認選定存儲器胞c12中二個存儲電路中的存儲狀態。如圖10c所示，針對選定存儲器胞c12進行第一次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供讀取電壓vr至第三反熔絲控制線af3，提供接地電壓(0v)至第四反熔絲控制線af4。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c11、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第一反熔絲控制線af1與第二反熔絲控制線af2。在選定存儲器胞c12中，由于第一反熔絲晶體管a1的柵極氧化層破裂，因此在第一位線bl1上接收到數值較大的第一讀取電流，并據以判定第一反熔絲晶體管a1(第一存儲電路)為低電阻值的第一存儲狀態。如第10d圖所示，針對選定存儲器胞c12進行第二次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供接地電壓0v第三反熔絲控制線af3，提供讀取電壓vr至第四反熔絲控制線af4。再者，針對未選定存儲器胞c11、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第一反熔絲控制線af1與第二反熔絲控制線af2。在選定存儲器胞c12中，由于第二反熔絲晶體管a2的柵極氧化層未破裂，因此在第一位線bl1上接收到數值約為0的第二讀取電流，并據以判定第二反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。根據以上的說明，利用二次的讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。然而，由于二個存儲電路的存儲狀態為互補的存儲狀態，所以也可以僅讀取單一個存儲電路的存儲狀態，即決定隨機碼中的一個位。再者，當存儲器胞陣列結構中的4個otp存儲器胞c11～c22皆進行編程動作以及讀取動作之后，即可產生4個位的隨機碼，用于puf技術。第四實施例請參照圖11a，其所繪示為本發明第四實施例為otp存儲器胞的俯視圖。圖11b為本發明第四實施例otp存儲器胞的等效電路圖。相較于第三實施例，第四實施例的otp存儲器胞為otp差動存儲器胞。如圖11a所示，otp存儲器胞c1包括第一摻雜區410、第二摻雜區420、第三摻雜區430、第四摻雜區440。再者，第一柵極415形成于第一摻雜區410與第二摻雜區420之間的柵極氧化層上方，第一柵極415連接至otp存儲器胞c1的第一反熔絲控制線af1。第二柵極425形成于第二摻雜區420與第三摻雜區430之間的柵極氧化層上方，第二柵極425連接至otp存儲器胞c1的隔離控制線ig。第三柵極435形成于第三摻雜區430與第四雜區440之間的柵極氧化層上方，第三柵極435連接至otp存儲器胞c1的第二反熔絲控制線af2。再者，上述三個柵極415、425、435為多晶硅柵極或者金屬柵極。另外，第一金屬層460經由穿透洞(via)連接至第一摻雜區410，且第一金屬層460作為otp存儲器胞c1的位線(bitline)bl。第二金屬層462經由穿透洞連接至第四摻雜區440，且第二金屬層462作為otp存儲器胞c1的反相位線如圖11b所示，第一摻雜區410、第二摻雜區420與第一柵極415形成第一反熔絲選擇晶體管a1；第二摻雜區420、第三摻雜區430與第二柵極425形成隔離晶體管o；第三摻雜區430、第四摻雜區440與第三柵極435形成第二反熔絲晶體管a2。再者，第一柵極415下方覆蓋第一部分較厚的柵極氧化層以及第二部分厚度較薄的柵極氧化層452a；第三柵極下方覆蓋第一部分較厚的柵極氧化層以及第二部分厚度較薄的柵極氧化層452a。再者，第一反熔絲晶體管a1、隔離晶體管o、第二反熔絲晶體管a2串接于位線bl與反相位線之間。另外，第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；隔離晶體管o的柵極端連接至隔離控制線ig；第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2。同理，第四實施例的otp存儲器胞c1中有二個存儲電路，即第一反熔絲晶體管a1與第二反熔絲晶體管a2。當otp存儲器胞c1進行編程動作時，第一反熔絲晶體管a1與第二反熔絲晶體管a2會同時承受高電壓(voltagestress)，并使得第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層破裂(rupture)而改變存儲狀態。基本上，當柵極氧化層破裂時，會由較薄的柵極氧化層452a的區域破裂。再者，在進行讀取動作時，直接讀取第一反熔絲晶體管a1與第二反熔絲晶體管a2的存儲狀態，并做為puf技術的隨機碼。請參照圖12a至圖12b，其所繪示為本發明第四實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。如圖12a所示，在編程動作時，提供接地電壓(0v)至位線bl與反相位線同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2，提供第二電壓v2至隔離控制線ig。其中，編程電壓vpp約為3.6v～11v，第二電壓v2大于等于選擇電壓vdd，且第二電壓v2小于編程電壓vpp的3/4(3vpp/4)。亦即，vdd≤v2<3vpp/4。由于編程電壓vpp已超過柵極氧化層的耐壓范圍，所以第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。基本上，當柵極氧化層破裂時，會由較薄的柵極氧化層的區域破裂。由于otp存儲器胞c1的制造變異，在編程動作時，并無法預測otp存儲器胞c1中哪個反熔絲晶體管的柵極氧化層會破裂，因此本發明的otp存儲器胞c1可運用于puf技術。舉例來說，如圖12a所示的otp存儲器胞c1，在編程動作時，第一反熔絲晶體管a1的柵極氧化層未破裂，而第二反熔絲晶體管a2的柵極氧化層破裂。再者，當otp存儲器胞c1編程動作完成后，可進行一次讀取動作來確認二個存儲電路中的存儲狀態。如圖12b所示，在讀取動作時，提供接地電壓(0v)至位線bl與反相位線提供讀取電壓vr至第一反熔絲控制線af1與第二反熔絲控制線af2，提供接地電壓(0v)至隔離控制線ig。其中，讀取電壓vr約為0.75v～3.6v。由于第一反熔絲晶體管a1的柵極氧化層未破裂，第二反熔絲晶體管a2的柵極氧化層破裂，因此在位線bl上接收到數值約為0的第一讀取電流ir1，在反相位線上接收到數值較大的第二讀取電流ir2，并據以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態，第二反熔絲晶體管a2(第二存儲電路)為低電阻值的第一存儲狀態。根據以上的說明，利用讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。另外，利用差動感測運算(differentialsensingoperation)，也可以用來決定隨機碼中的一個位(onebit)。舉例來說，當第一讀取電流ir1大于第二讀取電流ir2時，otp存儲器胞c1可被決定為具有第一存儲狀態；反之，當第一讀取電流ir1小于第二讀取電流ir2時，otp存儲器胞c1可被決定為具有第二存儲狀態。請參照圖13a，其所繪示為本發明第四實施例otp存儲器胞所組成的陣列結構的等效電路圖。陣列結構由2×2個otp存儲器胞c11～c22所組成。基本上，每個otp存儲器胞c11～c22的構造類似于圖11a。相同地，每一個otp存儲器胞c11～c22中皆包括一第一反熔絲晶體管a1、一第二反熔絲晶體管a2與一隔離晶體管o。請參照圖13b至圖13c，其所繪示為本發明第四實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。以下以otp存儲器胞c21為選定存儲器胞來說明。如圖13b所示，對選定存儲器胞c21進行編程動作時，提供接地電壓(0v)至第二位線bl2與第二反相位線并同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2，提供第二電壓v2至第一隔離控制線ig1。其中，編程電壓vpp約為3.6v～11v，第二電壓v2大于等于選擇電壓vdd，且第二電壓v2小于編程電壓vpp的3/4(3vpp/4)。亦即，vdd≤v2<3vpp/4。再者，針對未選定存儲器胞c11、c12、c22，提供一第一電壓v1至第一位線bl1與第一反相位線提供接地電壓0v至第三反熔絲控制線af3、第四反熔絲控制線af4與第二隔離控制線ig2。其中，第一電壓v1約等于編程電壓vpp。如圖13b所示，選定存儲器胞c21中，第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。因此，第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。舉例來說，如圖13b所示的選定存儲器胞c21，第一反熔絲晶體管a1的柵極氧化層未破裂，而第二反熔絲晶體管a2的柵極氧化層破裂。基本上，當柵極氧化層破裂時，會由較薄的柵極氧化層的區域破裂。同理，可以依序將otp存儲器胞c11、c12、c22設定為選定存儲器胞并進行編程動作。詳細運作原理不再贅述。當選定存儲器胞c21編程動作完成后，可進行讀取動作來確認選定存儲器胞c21中二個存儲電路中的存儲狀態。如圖13c所示，針對選定存儲器胞c21進行讀取動作時，提供接地電壓(0v)至第二位線bl2與第二反相位線提供讀取電壓vr至第一反熔絲控制線af1與第二反熔絲控制線af2，提供接地電壓(0v)至第一隔離控制線ig1。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c11、c12、c22，將第一位線bl1與第一反相位線浮接(floating)，提供接地電壓0v至第三反熔絲控制線af3、第四反熔絲控制線af4與第二隔離控制線ig2。在選定存儲器胞c21中，由于第一反熔絲晶體管a1的柵極氧化層未破裂，第二反熔絲晶體管a2的柵極氧化層破裂，因此在第二位線bl2上接收到數值約為0的第一讀取電流，第二反相位線上接收到數值較大的第二讀取電流，并據以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態，第二反熔絲晶體管a2(第二存儲電路)為低電阻值的第一存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。再者，當存儲器胞陣列結構中的4個otp存儲器胞c11～c22皆進行編程動作以及讀取動作之后，即可產生4個位的隨機碼，用于puf技術。第五實施例請參照圖14a，其所繪示為本發明第五實施例otp存儲器胞的俯視圖。圖14b為本發明第五實施例otp存儲器胞沿著aa’方向的剖面圖。圖14c為本發明第五實施例otp存儲器胞的等效電路圖。如圖14a與圖14b所示，otp存儲器胞c1制作于p型井區(p-well)pw。p型井區pw的表面具有一柵極氧化層(gateoxidelayer)580。在進行蝕刻工藝(etchingprocess)并在柵極氧化層580上形成開口(openig)后，在p型井區pw的表面下方形成第一摻雜區510、第二摻雜區520、第三摻雜區530、第四摻雜區540、第五摻雜區550、第六摻雜區560、第七摻雜區570。其中，上述七個摻雜區510、520、530、540、550、560、570為n型摻雜區。再者，第一柵極515形成于第一摻雜區510與第二摻雜區520之間的柵極氧化層580上方，第一柵極515連接至otp存儲器胞c1的字線(wordline)wl。第二柵極525形成于第二摻雜區520與第三摻雜區530之間的柵極氧化層580上方，第二柵極525連接至otp存儲器胞c1的開關控制線(switchcontrolline)sw。第三柵極535形成于第三摻雜區530與第四摻雜區540之間的柵極氧化層580上方，第三柵極535連接至otp存儲器胞c1的第一反熔絲控制線af1。第四柵極545形成于第四摻雜區540與第五摻雜區550之間的柵極氧化層580上方，第四柵極545連接至otp存儲器胞c1的第二反熔絲控制線af2。第五柵極555形成于第五摻雜區550與第六摻雜區560之間的柵極氧化層580上方，第五柵極555連接至otp存儲器胞c1的開關控制線sw。第六柵極565形成于第六摻雜區560與第七摻雜區570之間的柵極氧化層580上方，第六柵極560連接至otp存儲器胞c1的字線(wl)。另外，第一金屬層572位于六個柵極515、525、535、545、555、565的上方，經由二個穿透洞(via)連接至第一摻雜區510與第七摻雜區570，第一金屬層572作為otp存儲器胞c1的位線bl。再者，第二金屬層574連接于第一柵極515與第六柵極565，第三金屬層576連接于第二柵極525與第五柵極555。如圖14c所示，第一摻雜區510、第二摻雜區520與第一柵極515形成第一選擇晶體管(selecttransistor)s1；第二摻雜區520、第三摻雜區530與第二柵極525形成第一開關晶體管(switchtransistor)w1；第三摻雜區530、第四摻雜區540與第三柵極535形成第一反熔絲晶體管a1；第四摻雜區540、第五摻雜區550與第四柵極545形成第二反熔絲晶體管a2；第五摻雜區550、第六摻雜區560與第五柵極555形成第二開關晶體管w2；第六摻雜區560、第七摻雜區570與第六柵極565形成第二選擇晶體管s2。再者，第一選擇晶體管s1的柵極端連接至字線wl；第一開關晶體管w1的柵極端連接至開關控制線sw；第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2；第二開關晶體管w2的柵極端連接至開關控制線sw；第二選擇晶體管s2的柵極端連接至字線wl。根據本發明的第五實施例，otp存儲器胞c1中有二個存儲電路，即第一反熔絲晶體管a1與第二反熔絲晶體管a2。當otp存儲器胞c1進行編程動作時，第一反熔絲晶體管a1與第二反熔絲晶體管a2會同時承受高電壓(voltagestress)，并使得第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層破裂(rupture)而改變存儲狀態。在進行讀取動作時，依序讀取第一反熔絲晶體管a1與第二反熔絲晶體管a2的存儲狀態，并以第一反熔絲晶體管a1的存儲狀態做為puf技術的隨機碼。請參照圖15a至圖15c，其所繪示為本發明第五實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。如圖15a所示，在編程動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，提供第二電壓v2至開關控制線sw，并同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，選擇電壓vdd約為0.75v～3.6v，編程電壓vpp約為3.6v～11v，且第二電壓v2大于等于選擇電壓vdd，第二電壓v2小于編程電壓vpp的3/4(3vpp/4)。亦即，vdd≤v2<3vpp/4。當字線wl接收選擇電壓vdd，開關控制線sw接收第二電壓v2，位線bl接收接地電壓時，第一選擇晶體管s1、第二選擇晶體管s2、第一開關晶體管w1、第二開關晶體管w2開啟，使得第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。由于編程電壓vpp已超過柵極氧化層的耐壓范圍，所以第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。由于otp存儲器胞c1的制造變異，在編程動作時，并無法預測otp存儲器胞c1中哪個反熔絲晶體管的柵極氧化層會破裂，因此本發明的otp存儲器胞c1可運用于puf技術。舉例來說，如圖15a所示的otp存儲器胞c1，在編程動作時，第一反熔絲晶體管a1的柵極氧化層破裂，而第二反熔絲晶體管a2的柵極氧化層未破裂。再者，當otp存儲器胞c1編程動作完成后，可進行二次讀取動作來確認二個存儲電路中的存儲狀態。如圖15b所示，在第一次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓vdd至字線wl，提供第二電壓v2至開關控制線sw，并同時提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2。其中，讀取電壓vr約為0.75v～3.6v。由于第一反熔絲晶體管a1的柵極氧化層已經破裂，因此在位線bl上接收到大數值的第一讀取電流ir1，并據以判定第一反熔絲晶體管a1(第一存儲電路)為低電阻值的第一存儲狀態。如圖15c所示，在第二次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓vdd至字線wl，提供第二電壓v2至開關控制線sw，并同時提供接地電壓(0v)至第一反熔絲控制線af1，提供讀取電壓vr至第二反熔絲控制線af2。由于第二反熔絲晶體管a2的柵極氧化層未破裂，因此在位線bl上接收到數值接近0的第二讀取電流ir2，并據以判定第二反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。根據以上的說明，利用二次的讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。然而，由于二個存儲電路的存儲狀態為互補的存儲狀態，所以也可以僅讀取單一個存儲電路的存儲狀態，即決定隨機碼中的一個位。請參照圖16a，其所繪示為本發明第五實施例otp存儲器胞所組成的陣列結構的等效電路圖。如圖16a，陣列結構由2×2個otp存儲器胞c11～c22所組成。基本上，每個otp存儲器胞c11～c22的構造類似于圖15a。相同地，每一個otp存儲器胞c11～c22中皆包括一第一選擇晶體管s1、一第二選擇晶體管s2、一第一反熔絲晶體管a1與一第二反熔絲晶體管a2、第一開關晶體管w1、第二開關晶體管w2。請參照圖16b至圖16d，其所繪示為本發明第五實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。以下以otp存儲器胞c11為選定存儲器胞(selectedmemorycell)來說明。如圖16b所示，對選定存儲器胞c11進行編程動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，提供第二電壓v2至第一開關控制線sw1，并同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，選擇電壓vdd約為0.75v～3.6v，編程電壓vpp約為3.6v～11v，第二電壓v2大于等于選擇電壓vdd，且第二電壓v2小于編程電壓vpp的3/4(3vpp/4)。亦即，vdd≤v2<3vpp/4。再者，針對未選定存儲器胞c12、c21、c22，提供一第一電壓v1至第二位線bl2，提供接地電壓0v至第二字線wl2與第二開關控制線sw2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。其中，第一電壓v1大于等于選擇電壓vdd，且第一電壓v1小于編程電壓vpp的一半(vpp/2)。亦即，vdd≤v1<vpp/2。如圖16b所示，選定存儲器胞c11中，第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。因此，第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。舉例來說，如圖16b所示的選定存儲器胞c11，第一反熔絲晶體管a1的柵極氧化層破裂，而第二反熔絲晶體管a2的柵極氧化層未破裂。同理，可以依序將otp存儲器胞c12、c21、c22設定為選定存儲器胞并進行編程動作。其運作原理不再贅述。當選定存儲器胞c11編程動作完成后，可進行二次讀取動作來確認選定存儲器胞c11中二個存儲電路中的存儲狀態。如第16c圖所示，針對選定存儲器胞c11進行第一次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，提供第二電壓v2至第一開關控制線sw1，并同時提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c12、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第二字線wl2與第二開關控制線sw2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。在選定存儲器胞c11中，由于第一反熔絲晶體管a1的柵極氧化層破裂，因此在第一位線bl1上接收到大數值的第一讀取電流，并據以判定第一反熔絲晶體管a1(第一存儲電路)為低電阻值的第一存儲狀態。如圖16d所示，針對選定存儲器胞c11進行第二次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，提供第二電壓v2至第一開關控制線sw1，并同時提供接地電壓0v第一反熔絲控制線af1，提供讀取電壓vr至第二反熔絲控制線af2。再者，針對未選定存儲器胞c12、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第二字線wl2與第二開關控制線sw2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。在選定存儲器胞c11中，由于第二反熔絲晶體管a2的柵極氧化層未破裂，因此在第一位線bl1上接收到數值約為0的第二讀取電流，并據以判定第二反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。根據以上的說明，利用二次的讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。然而，由于二個存儲電路的存儲狀態為互補的存儲狀態，所以也可以僅讀取單一個存儲電路的存儲狀態，即決定隨機碼中的一個位。再者，當存儲器胞陣列結構中的4個otp存儲器胞c11～c22皆進行編程動作以及讀取動作之后，即可產生4個位的隨機碼，用于puf技術。第六實施例請參照圖17a，其所繪示為本發明第六實施例otp存儲器胞的俯視圖。圖17b為本發明第六實施例otp存儲器胞的等效電路圖。第六實施例的otp存儲器胞將第五實施例的otp存儲器胞修正為otp差動存儲器胞(differentialmemorycell)。如圖17a所示，otp存儲器胞c1包括第一摻雜區610、第二摻雜區620、第三摻雜區630、第四摻雜區640、第五摻雜區650、第六摻雜區660、第七摻雜區670、第八摻雜區680。再者，第一柵極615形成于第一摻雜區610與第二摻雜區620之間的柵極氧化層上方，第一柵極615連接至otp存儲器胞c1的字線(wordline)wl。第二柵極625形成于第二摻雜區620與第三摻雜區630之間的柵極氧化層上方，第二柵極625連接至otp存儲器胞c1的開關控制線(switchcontrolline)sw。第三柵極635形成于第三摻雜區630與第四摻雜區640之間的柵極氧化層上方，第三柵極635連接至otp存儲器胞c1的第一反熔絲控制線af1。第四柵極645形成于第四摻雜區640與第五摻雜區650之間的柵極氧化層上方，第四柵極645連接至otp存儲器胞c1的隔離控制線ig。第五柵極655形成于第五摻雜區650與第六摻雜區660之間的柵極氧化層上方，第五柵極655連接至otp存儲器胞c1的第二反熔絲控制線af2。第六柵極665形成于第六摻雜區560與第七摻雜區670之間的柵極氧化層上方，第六柵極665連接至otp存儲器胞c1的開關控制線sw。第七柵極675形成于第七摻雜區670與第八摻雜區680之間的柵極氧化層上方，第七柵極675連接至otp存儲器胞c1的字線(wl)。另外，第一金屬層692，經由穿透洞(via)連接至第一摻雜區610，第一金屬層692作為otp存儲器胞c1的位線bl。第二金屬層694，經由穿透洞(via)連接至第八摻雜區680，第二金屬層694作為otp存儲器胞c1的反相位線。第三金屬層696連接于第一柵極615與第七柵極675，第四金屬層698連接于第二柵極625與第六柵極665。如圖17b所示，第一摻雜區610、第二摻雜區620與第一柵極615形成第一選擇晶體管s1；第二摻雜區620、第三摻雜區630與第二柵極625形成第一開關晶體管w1；第三摻雜區630、第四摻雜區640與第三柵極635形成第一反熔絲晶體管a1；第四摻雜區640、第五摻雜區650與第四柵極645形成隔離晶體管o；第五摻雜區650、第六摻雜區660與第五柵極655形成第二反熔絲晶體管a2；第六摻雜區660、第七摻雜區670與第六柵極665形成第二開關晶體管w2；第七摻雜區670、第八摻雜區680與第七柵極675形成第二選擇晶體管s2。再者，第一選擇晶體管s1的柵極端連接至字線wl；第一開關晶體管w1的柵極端連接至開關控制線sw；第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；隔離晶體管o的柵極端連接至隔離控制線ig；第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2；第二開關晶體管w2的柵極端連接至開關控制線sw；第二選擇晶體管s2的柵極端連接至字線wl。根據本發明的第六實施例，otp存儲器胞c1中有二個存儲電路，即第一反熔絲晶體管a1與第二反熔絲晶體管a2。當otp存儲器胞c1進行編程動作時，第一反熔絲晶體管a1與第二反熔絲晶體管a2會同時承受高電壓(voltagestress)，并使得第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層破裂(rupture)而改變存儲狀態。在進行讀取動作時，直接讀取第一反熔絲晶體管a1與第二反熔絲晶體管a2的存儲狀態，并做為puf技術的隨機碼。請參照圖18a至圖18b，其所繪示為本發明第六實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。如圖18a所示，在編程動作時，提供接地電壓(0v)至位線bl與反相位線，提供選擇電壓(selectvoltage)vdd至字線wl，提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2，提供第二電壓v2至開關控制線sw，提供第三電壓v3至隔離控制線ig。其中，選擇電壓vdd約為0.75v～3.6v。編程電壓vpp約為3.6v～11v。第二電壓v2大于等于選擇電壓vdd且第二電壓v2小于編程電壓vpp的3/4(3vpp/4)，亦即vdd≤v2<3vpp/4。第三電壓v3大于等于選擇電壓vdd且第三電壓v2小于編程電壓vpp的3/4(3vpp/4)，亦即vdd≤v3<3vpp/4。當字線wl接收選擇電壓vdd，開關控制線sw接收第二電壓v2，隔離控制線ig接收第三電壓v3，位線bl接收接地電壓時，第一選擇晶體管s1、第二選擇晶體管s2、第一開關晶體管w1、第二開關晶體管w2、隔離晶體管o開啟，使得第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。由于編程電壓vpp已超過柵極氧化層的耐壓范圍，所以第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。由于otp存儲器胞c1的制造變異，在編程動作時，并無法預測otp存儲器胞c1中哪個反熔絲晶體管的柵極氧化層會破裂，因此本發明的otp存儲器胞c1可運用于puf技術。舉例來說，如圖18a所示的otp存儲器胞c1，于編程動作時，第一反熔絲晶體管a1的柵極氧化層未破裂，而第二反熔絲晶體管a2的柵極氧化層破裂。再者，當otp存儲器胞c1編程動作完成后，可進行讀取動作來確認二個存儲電路中的存儲狀態。如圖18b所示，在讀取動作時，提供接地電壓(0v)至位線bl與反相位線，提供接地電壓(0v)至隔離控制線ig，提供選擇電壓vdd至字線wl，提供第二電壓v2至開關控制線sw，并同時提供讀取電壓vr至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，讀取電壓vr約為0.75v～3.6v。由于第一反熔絲晶體管a1的柵極氧化層未破裂，第二反熔絲晶體管a2的柵極氧化層破裂，因此在位線bl上接收到數值約為0的第一讀取電流ir1，于反相位線上接收到數值較大的第二讀取電流ir2，并據以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態，第二反熔絲晶體管a2(第二存儲電路)為低電阻值的第一存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。另外，利用差動感測運算(differentialsensingoperation)，也可以用來決定隨機碼中的一個位(onebit)。舉例來說，當第一讀取電流ir1大于第二讀取電流ir2時，otp存儲器胞c1可被決定為具有第一存儲狀態；反之，當第一讀取電流ir1小于第二讀取電流ir2時，otp存儲器胞c1可被決定為具有第二存儲狀態。請參照圖19a，其所繪示為本發明第六實施例otp存儲器胞所組成的陣列結構的等效電路圖。如圖19a，陣列結構由2×2個otp存儲器胞c11～c22所組成。基本上，每個otp存儲器胞c11～c22的構造類似于圖17a。相同地，每一個otp存儲器胞c11～c22中皆包括一第一選擇晶體管s1、一第二選擇晶體管s2、一第一反熔絲晶體管a1與一第二反熔絲晶體管a2、第一開關晶體管w1、第二開關晶體管w2、隔離晶體管o。請參照圖19b至圖19c，其所繪示為本發明第六實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。以下以otp存儲器胞c12為選定存儲器胞(selectedmemorycell)來說明。如圖19b所示，對選定存儲器胞c12進行編程動作時，提供接地電壓(0v)至第一位線bl1與第一反相位線提供選擇電壓vdd至第二字線wl2，提供第二電壓v2至第二開關控制線sw2，提供第三電壓v3至第二隔離控制線ig2，并同時提供編程電壓vpp至第三反熔絲控制線af3與第四反熔絲控制線af4。其中，選擇電壓vdd約為0.75v～3.6v。編程電壓vpp約為3.6v～11v。第二電壓v2大于等于選擇電壓vdd且第二電壓v2小于編程電壓vpp的3/4(3vpp/4)，亦即vdd≤v2<3vpp/4。第三電壓v3大于等于選擇電壓vdd且第三電壓v3小于編程電壓vpp的3/4(3vpp/4)，亦即vdd≤v3<3vpp/4。再者，針對未選定存儲器胞c11、c21、c22，提供第一電壓v1至第二位線bl2與第二反相位線提供接地電壓(0v)至第一隔離控制線ig1、第一字線wl1與第一開關控制線sw1，并同時提供接地電壓0v至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，第一電壓v1大于等于選擇電壓vdd，且第一電壓v1小于編程電壓vpp的一半(vpp/2)，亦即vdd≤v1<vpp/2。如圖19b所示，選定存儲器胞c12中，第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。因此，第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。舉例來說，如圖19b所示的選定存儲器胞c12，第一反熔絲晶體管a1的柵極氧化層未破裂，而第二反熔絲晶體管a2的柵極氧化層破裂。同理，可以依序將otp存儲器胞c11、c21、c22設定為選定存儲器胞并進行編程動作。詳細運作原理不再贅述。當選定存儲器胞c12編程動作完成后，可進行讀取動作來確認選定存儲器胞c12中二個存儲電路中的存儲狀態。如圖19c所示，針對選定存儲器胞c12進行讀取動作時，提供接地電壓(0v)至第一位線bl1與第一反相位線，提供選擇電壓vdd至第二字線wl2，提供第二電壓v2至第二開關控制線sw2，提供接地電壓(0v)至第二隔離控制線ig2，并同時提供讀取電壓vr至第三反熔絲控制線af3與第四反熔絲控制線af4。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c11、c21、c22，將第二位線bl2與第二反相位線浮接(floating)，提供接地電壓(0v)至第二字線wl2與第二開關控制線sw2，并同時提供接地電壓0v至第一隔離控制線ig1、第一反熔絲控制線af1與第二反熔絲控制線af2。在選定存儲器胞c12中，由于第一反熔絲晶體管a1的柵極氧化層未破裂，因此于第一位線bl1上接收到數值約為0的第一讀取電流，第一反相位線上接收到數值較大的第二讀取電流并據以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態，第二反熔絲晶體管a2(第二存儲電路)為低電阻值的第一存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。再者，當存儲器胞陣列結構中的4個otp存儲器胞c11～c22皆進行編程動作以及讀取動作之后，即可產生4個位的隨機碼，用于puf技術。第七實施例請參照圖20a，其所繪示為本發明第七實施例otp存儲器胞的俯視圖。圖20b為本發明第七實施例otp存儲器胞沿著aa’方向的剖面圖。圖20c為本發明第七實施例otp存儲器胞的等效電路圖。如圖20a與圖20b所示，otp存儲器胞c1制作于p型井區(p-well)pw。p型井區pw的表面具有一柵極氧化層(gateoxidelayer)730。在進行蝕刻工藝(etchingprocess)并在柵極氧化層730上形成開口(openig)后，在p型井區pw的表面下方形成第一摻雜區710與第二摻雜區720。其中，上述二個摻雜區710、720為n型摻雜區。本發明的第七實施例將otp存儲器胞c1制作于p型井區pw，然而在此領域的技術人員也可以將otp存儲器胞c1制作于n型井區，而二個摻雜區為p型摻雜區，也可以實現本發明。再者，第一柵極715形成于第一摻雜區710與第二摻雜區720之間的柵極氧化層730上方，第一柵極715連接至otp存儲器胞c1的字線(wordline)wl。第二柵極725周圍為第二摻雜區720，第二柵極725連接至otp存儲器胞c1的第一反熔絲控制線af1。第三柵極735周圍為第二摻雜區720，第三柵極735連接至otp存儲器胞c1的第二反熔絲控制線af2。再者，上述三個柵極715、725、735為多晶硅(poly-silicon)柵極或者金屬柵極。另外，第一金屬層740經由穿透洞(via)連接至第一摻雜區710，第一金屬層740作為otp存儲器胞c1的位線(bitline)bl。如圖20c所示，第一摻雜區710、第二摻雜區720與第一柵極715形成選擇晶體管(selecttransistor)s；第二摻雜區720與第二柵極725形成第一反熔絲晶體管a1；第二摻雜區720與第三柵極735形成第二反熔絲晶體管a2。其中，第一反熔絲晶體管a1的漏極端(drain)與源極端(source)相互連接，第二反熔絲晶體管a2的漏極端(drain)與源極端(source)相互連接。再者，由于漏極端(drain)與源極端(source)相互連接，所以第一反熔絲晶體管a1可視為一電容器(capacitor)。同理，第二反熔絲晶體管a2也可視為另一電容器。再者，選擇晶體管s的第一漏源端連接至位線bl，選擇晶體管s的柵極端連接至字線wl；第一反熔絲晶體管a1的第一漏源端與第二漏源端連接至選擇晶體管s的第二漏源端，第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；第二反熔絲晶體管a2的第一漏源端與第二漏源端連接至選擇晶體管的第二漏源端，第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2。根據本發明的第七實施例，otp存儲器胞c1中有二個存儲電路，即第一反熔絲晶體管a1與第二反熔絲晶體管a2。當otp存儲器胞c1進行編程動作時，第一反熔絲晶體管a1與第二反熔絲晶體管a2會同時承受高電壓(voltagestress)，并使得第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層730破裂(rupture)而改變存儲狀態。在進行讀取動作時，依序讀取第一反熔絲晶體管a1與第二反熔絲晶體管a2的存儲狀態，并以第一反熔絲晶體管a1的存儲狀態做為puf技術的隨機碼。請參照圖21a至圖21c，其所繪示為本發明第七實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。如圖21a所示，在編程動作時，提供接地電壓(0v)至位線bl，提供選擇電壓vdd至字線wl，并同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，選擇電壓vdd約在0.75v與(2vpp/3)之間，編程電壓vpp約為3.6v～11v。當字線wl接收選擇電壓vdd，位線bl接收接地電壓時，選擇晶體管s開啟，使得第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。由于編程電壓vpp已超過柵極氧化層的耐壓范圍，所以第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。由于otp存儲器胞c1的制造變異，在編程動作時，并無法預測otp存儲器胞c1中哪個反熔絲晶體管的柵極氧化層會破裂，因此本發明的otp存儲器胞c1可運用于puf技術。舉例來說，如圖21a所示的otp存儲器胞c1，在編程動作時，第一反熔絲晶體管a1的柵極氧化層破裂，而第二反熔絲晶體管a2的柵極氧化層未破裂。再者，當otp存儲器胞c1編程動作完成后，可進行二次讀取動作來確認二個存儲電路中的存儲狀態。如第21b圖所示，在第一次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2。其中，讀取電壓vr約為0.75v～3.6v。由于第一反熔絲晶體管a1的柵極氧化層已經破裂，因此在位線bl上接收到大數值的第一讀取電流ir1，并據以判定第一反熔絲晶體管a1(第一存儲電路)為低電阻值的第一存儲狀態。如圖21c所示，在第二次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供接地電壓(0v)至第一反熔絲控制線af1，提供讀取電壓vr至第二反熔絲控制線af2。由于第二反熔絲晶體管a2的柵極氧化層未破裂，因此在位線bl上接收到數值接近0的第二讀取電流ir2，并據以判定第二反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。根據以上的說明，利用二次的讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。然而，由于二個存儲電路的存儲狀態為互補的存儲狀態，所以也可以僅讀取單一個存儲電路的存儲狀態，即決定隨機碼中的一個位。請參照圖22a，其所繪示為本發明第七實施例otp存儲器胞所組成的陣列結構的等效電路圖。陣列結構由2×2個otp存儲器胞c11～c22所組成。基本上，每個otp存儲器胞c11～c22的構造類似于圖20a。相同地，每一個otp存儲器胞c11～c22中皆包括一選擇晶體管、一第一反熔絲晶體管a1與一第二反熔絲晶體管a2。請參照圖22b至圖22d，其所繪示為本發明第七實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。以下以otp存儲器胞c21為選定存儲器胞(selectedmemorycell)來說明。如圖22b所示，對選定存儲器胞c21進行編程動作時，提供接地電壓(0v)至第二位線bl2，提供選擇電壓vdd至第一字線wl1，并同時提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。其中，選擇電壓vdd約在0.75v與(2vpp/3)之間，編程電壓vpp約為3.6v～11v。再者，針對未選定存儲器胞c11、c12、c22，提供一第一電壓v1至第一位線bl1，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。其中，第一電壓v1大于等于選擇電壓vdd，且第一電壓v1小于編程電壓vpp的一半(vpp/2)。亦即，vdd≤v1<vpp/2。如圖22b所示，選定存儲器胞c21中，第一反熔絲晶體管a1與第二反熔絲晶體管a2的柵極氧化層上同時承受了vpp的偏壓。因此，第一反熔絲晶體管a1與第二反熔絲晶體管a2其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。舉例來說，如圖22b所示的選定存儲器胞c21，第一反熔絲晶體管a1的柵極氧化層未破裂，而第二反熔絲晶體管a2的柵極氧化層破裂。同理，可以依序將otp存儲器胞c11、c12、c22設定為選定存儲器胞并進行編程動作。詳細運作原理不再贅述。當選定存儲器胞c21編程動作完成后，可進行二次讀取動作來確認選定存儲器胞c21中二個存儲電路中的存儲狀態。如第22c圖所示，針對選定存儲器胞c21進行第一次讀取動作時，提供接地電壓(0v)至第二位線bl2，提供選擇電壓vdd至第一字線wl1，并同時提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c11、c12、c22，將第一位線bl1浮接(floating)，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。在選定存儲器胞c21中，由于第一反熔絲晶體管a1的柵極氧化層未破裂，因此在第一位線bl1上接收到數值約為0的第一讀取電流，并據以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態。如圖22d所示，針對選定存儲器胞c21進行第二次讀取動作時，提供接地電壓(0v)至第二位線bl2，提供選擇電壓vdd至第一字線wl1，并同時提供接地電壓0v第一反熔絲控制線af1，提供讀取電壓vr至第二反熔絲控制線af2。再者，針對未選定存儲器胞c11、c12、c22，將第一位線bl1浮接(floating)，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第三反熔絲控制線af3與第四反熔絲控制線af4。在選定存儲器胞c21中，由于第二反熔絲晶體管a2的柵極氧化層已經破裂，因此在第一位線bl1上接收到大數值的第二讀取電流，并據以判定第二反熔絲晶體管a2(第二存儲電路)為低電阻值的第一存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)以及第二反熔絲晶體管a2(第二存儲電路)的存儲狀態決定隨機碼中的一個位(onebit)，并用于puf技術。根據以上的說明，利用二次的讀取動作來分別確認二個存儲電路的存儲狀態，并據以決定隨機碼中的一個位(onebit)。然而，由于二個存儲電路的存儲狀態為互補的存儲狀態，所以也可以僅讀取單一個存儲電路的存儲狀態，即決定隨機碼中的一個位。再者，當存儲器胞陣列結構中的4個otp存儲器胞c11～c22皆進行編程動作以及讀取動作之后，即可產生4個位的隨機碼，用于puf技術。第八實施例請參照圖23a，其所繪示為本發明第八實施例otp存儲器胞的俯視圖。圖23b為本發明第八實施例otp存儲器胞的等效電路圖。如圖23a，otp存儲器胞c1包括一p型井區pw，且p型井區pw的表面具有一柵極氧化層(未繪示)。otp存儲器胞c1中的第一摻雜區810、第二摻雜區820與第三摻雜區830形成于p型井區pw的表面下方。另外，第一柵極812形成于第一摻雜區810與第二摻雜區820之間的柵極氧化層上方，第一柵極812連接至otp存儲器胞c1的字線(wordline)wl。第二柵極814、第三柵極816、第四柵極822、第五柵極824周圍為第二摻雜區820，第二柵極814連接至otp存儲器胞c1的第一反熔絲控制線af1，第三柵極816連接至otp存儲器胞c1的第二反熔絲控制線af2，第四柵極822連接至otp存儲器胞c1的第三反熔絲控制線af3，第五柵極824連接至otp存儲器胞c1的第四反熔絲控制線af4。第六柵極826形成于第二摻雜區820與第三摻雜區830之間的柵極氧化層上方，第六柵極826連接至otp存儲器胞c1的字線wl。另外，第一金屬層840經由二個穿透洞(via)連接至第一摻雜區810與第三摻雜區域830，第一金屬層840作為otp存儲器胞c1的位線(bitline)bl。第二金屬層842連接至第柵極812與第六柵極826。如圖23b所示，第一摻雜區810、第二摻雜區820與第一柵極812形成第一選擇晶體管(selecttransistor)s1；第二摻雜區820、第三摻雜區830與第六柵極826形成第二選擇晶體管(selecttransistor)s2。第二摻雜區820與第二柵極814形成第一反熔絲晶體管a1；第二摻雜區820與第三柵極816形成第二反熔絲晶體管a2；第二摻雜區820與第四柵極822形成第三反熔絲晶體管a3；第二摻雜區820與第五柵極824形成第四反熔絲晶體管a4。其中，第一反熔絲晶體管a1的漏極端與源極端相互連接，第二反熔絲晶體管a2的漏極端與源極端相互連接，第三反熔絲晶體管a3的漏極端與源極端相互連接，第四反熔絲晶體管a4的漏極端與源極端相互連接。再者，四個熔絲晶體管a1～a4可視為四個電容器。再者，第一選擇晶體管s1的第一漏源端連接至位線bl，第一選擇晶體管s1的柵極端連接至字線wl；第一反熔絲晶體管a1的第一漏源端與第二漏源端連接至第一選擇晶體管s1的第二漏源端，第一反熔絲晶體管a1的柵極端連接至第一反熔絲控制線af1；第二反熔絲晶體管a2的第一漏源端與第二漏源端連接至第一選擇晶體管s1的第二漏源端，第二反熔絲晶體管a2的柵極端連接至第二反熔絲控制線af2。第二選擇晶體管s2的第一漏源端連接至位線bl，第二選擇晶體管s2的柵極端連接至字線wl；第三反熔絲晶體管a3的第一漏源端與第二漏源端連接至第二選擇晶體管s2的第二漏源端，第三反熔絲晶體管a3的柵極端連接至第三反熔絲控制線af3；第四反熔絲晶體管a4的第一漏源端與第二漏源端連接至第二選擇晶體管s2的第二漏源端，第四反熔絲晶體管a4的柵極端連接至第四反熔絲控制線af4。根據本發明的第八實施例，otp存儲器胞c1中有四個存儲電路，即第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3、第四反熔絲晶體管a4。當otp存儲器胞c1進行編程動作時，第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3、第四反熔絲晶體管a4會同時承受高電壓(voltagestress)，并使得第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3、第四反熔絲晶體管a4其中之一的柵極氧化層裂(rupture)而改變存儲狀態。在進行讀取動作時，依序讀取第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3、第四反熔絲晶體管a4的存儲狀態，并決定puf技術的隨機碼。請參照圖24a至圖24e，其所繪示為本發明第八實施例otp存儲器胞用于puf技術時的編程動作以及讀取動作的示意圖。如圖24a所示，在編程動作時，提供接地電壓(0v)至位線bl，提供選擇電壓vdd至字線wl，并同時提供編程電壓vpp至第一反熔絲控制線af1、第二反熔絲控制線af2、第三反熔絲控制線af3與第四反熔絲控制線af4。其中，選擇電壓vdd約在0.75v至(2vpp/3)之間，編程電壓vpp約為3.6v～11v。當字線wl接收選擇電壓vdd，位線bl接收接地電壓時，第一選擇晶體管s1與第二選擇晶體管s2開啟，使得第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3、第四反熔絲晶體管a4的柵極氧化層上同時承受了vpp的偏壓。由于編程電壓vpp已超過柵極氧化層的耐壓范圍，所以第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3、第四反熔絲晶體管a4其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。由于otp存儲器胞c1的制造變異，在編程動作時，并無法預測otp存儲器胞c1中哪個反熔絲晶體管的柵極氧化層會破裂，因此本發明的otp存儲器胞c1可運用于puf技術。舉例來說，如圖24a所示的otp存儲器胞c1，在編程動作時，第四反熔絲晶體管a4的柵極氧化層破裂，而第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3的柵極氧化層未破裂。再者，當otp存儲器胞c1編程動作完成后，可進行四次讀取動作來確認四個存儲電路中的存儲狀態。如第24b圖所示，在第一次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2、第三反熔絲控制線af3與第四反熔絲控制線af4。其中，讀取電壓vr約為0.75v～3.6v。由于第一反熔絲晶體管a1的柵極氧化層未破裂，因此在位線bl上接收到數值約為0的第一讀取電流ir1，并據以判定第一反熔絲晶體管a1(第一存儲電路)為高電阻值的第二存儲狀態。如第24c圖所示，在第二次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供讀取電壓vr至第二反熔絲控制線af2，提供接地電壓(0v)至第一反熔絲控制線af1、第三反熔絲控制線af3與第四反熔絲控制線af4。其中，讀取電壓vr約為0.75v～3.6v。由于第二反熔絲晶體管a2的柵極氧化層未破裂，因此在位線bl上接收到數值約為0的第二讀取電流ir2，并據以判定第二反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。如圖24d所示，在第三次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供讀取電壓vr至第三反熔絲控制線af3，提供接地電壓(0v)至第一反熔絲控制線af1、第二反熔絲控制線af2與第四反熔絲控制線af4。其中，讀取電壓vr約為0.75v～3.6v。由于第三反熔絲晶體管a3的柵極氧化層未破裂，因此在位線bl上接收到數值約為0的第一讀取電流ir3，并據以判定第三反熔絲晶體管a3(第三存儲電路)為高電阻值的第二存儲狀態。如圖24e所示，在第四次讀取動作時，提供接地電壓(0v)至位線bl，提供選擇電壓(selectvoltage)vdd至字線wl，并同時提供讀取電壓vr至第四反熔絲控制線af4，提供接地電壓(0v)至第一反熔絲控制線af1、第二反熔絲控制線af2與第三反熔絲控制線af3。其中，讀取電壓vr約為0.75v～3.6v。由于第四反熔絲晶體管a4的柵極氧化層破裂，因此在位線bl上接收到數值較大的第四讀取電流ir4，并據以判定第四反熔絲晶體管a4(第四存儲電路)為低電阻值的第一存儲狀態。接著，即可根據第一反熔絲晶體管a1(第一存儲電路)、第二反熔絲晶體管a2(第二存儲電路)、第三反熔絲晶體管a3(第三存儲電路)以及第四反熔絲晶體管a4(第四存儲電路的存儲狀態決定隨機碼中的二個位(twobit)，并用于puf技術。根據以上的說明，利用四次的讀取動作來決定隨機碼中的二個位。請參照圖25a，其所繪示為本發明第八實施例otp存儲器胞所組成的陣列結構的等效電路圖。如圖25a所示，陣列結構由2×2個otp存儲器胞c11～c22所組成。基本上，每個otp存儲器胞c11～c22的構造類似于圖23a。相同地，每一個otp存儲器胞c11～c22中皆包括一第一選擇晶體管s1、一第二選擇晶體管s2、一第一反熔絲晶體管a1、一第二反熔絲晶體管a2、一第三反熔絲晶體管a3與一第四反熔絲晶體管a4。請參照圖25b圖至圖25f，其所繪示為本發明第八實施例otp存儲器胞所組成的存儲器胞陣列結構用于puf技術時的編程動作以及讀取動作的示意圖。以下以otp存儲器胞c11為選定存儲器胞(selectedmemorycell)來說明。如圖25b圖所示，對選定存儲器胞c11進行編程動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，并同時提供編程電壓vpp至第一反熔絲控制線af1、第二反熔絲控制線af2、第三反熔絲控制線af3與第四反熔絲控制線af4。其中，選擇電壓vdd約在0.75v至(2vpp/3)之間，編程電壓vpp約為3.6v～11v。再者，針對未選定存儲器胞c12、c21、c22，提供一第一電壓v1至第二位線bl1，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第五反熔絲控制線af5、第六反熔絲控制線af6、第七反熔絲控制線af7與第八反熔絲控制線af8。其中，第一電壓v1大于等于選擇電壓vdd，且第一電壓v1小于編程電壓vpp的一半(vpp/2)。亦即，vdd≤v1<vpp/2。如圖25b圖所示，選定存儲器胞c11中，第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3與第四反熔絲晶體管a4的柵極氧化層上同時承受了vpp的偏壓。因此，第一反熔絲晶體管a1、第二反熔絲晶體管a2、第三反熔絲晶體管a3與第四反熔絲晶體管a4其中之一的柵極氧化層會破裂，而破裂的柵極氧化層即形成一低電阻。舉例來說，如圖25b圖所示的選定存儲器胞c11，第一反熔絲晶體管a1的柵極氧化層破裂，而第二反熔絲晶體管a2、第三反熔絲晶體管a3與第四反熔絲晶體管a4的柵極氧化層未破裂。同理，可以依序將otp存儲器胞c12、c21、c22設定為選定存儲器胞并進行編程動作。詳細運作原理不再贅述。當選定存儲器胞c11編程動作完成后，可進行四次讀取動作來確認選定存儲器胞c11中四個存儲電路中的存儲狀態。如第25c圖所示，針對選定存儲器胞c11進行第一次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，并同時提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓(0v)至第二反熔絲控制線af2、第三反熔絲控制線af3與第四反熔絲控制線af4。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c12、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第五反熔絲控制線af5、第六反熔絲控制線af6、第七反熔絲控制線af7與第八反熔絲控制線af8。在選定存儲器胞c11中，由于第一反熔絲晶體管a1的柵極氧化層破裂，因此在第一位線bl1上接收到數值較大的第一讀取電流，并據以判定第一反熔絲晶體管a1(第一存儲電路)為低電阻值的第一存儲狀態。如第25d圖所示，針對選定存儲器胞c11進行第二次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，并同時提供讀取電壓vr至第二反熔絲控制線af2，提供接地電壓(0v)至第一反熔絲控制線af1、第三反熔絲控制線af3與第四反熔絲控制線af4。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c12、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第五反熔絲控制線af5、第六反熔絲控制線af6、第七反熔絲控制線af7與第八反熔絲控制線af8。在選定存儲器胞c11中，由于第二反熔絲晶體管a2的柵極氧化層未破裂，因此在第一位線bl1上接收到數值約為0的第二讀取電流，并據以判定第二反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。如圖25e所示，針對選定存儲器胞c11進行第三次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，并同時提供讀取電壓vr至第三反熔絲控制線af3，提供接地電壓(0v)至第一反熔絲控制線af1、第二反熔絲控制線af2與第四反熔絲控制線af4。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c12、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第五反熔絲控制線af5、第六反熔絲控制線af6、第七反熔絲控制線af7與第八反熔絲控制線af8。在選定存儲器胞c11中，由于第三反熔絲晶體管a3的柵極氧化層未破裂，因此在第一位線bl1上接收到數值約為0的第三讀取電流，并據以判定第三反熔絲晶體管a3(第三存儲電路)為高電阻值的第二存儲狀態。如圖25f所示，針對選定存儲器胞c11進行第四次讀取動作時，提供接地電壓(0v)至第一位線bl1，提供選擇電壓vdd至第一字線wl1，并同時提供讀取電壓vr至第四反熔絲控制線af4，提供接地電壓(0v)至第一反熔絲控制線af1、第二反熔絲控制線af2與第三反熔絲控制線af3。其中，讀取電壓vr約為0.75v～3.6v。再者，針對未選定存儲器胞c12、c21、c22，將第二位線bl2浮接(floating)，提供接地電壓0v至第二字線wl2，并同時提供接地電壓0v至第五反熔絲控制線af5、第六反熔絲控制線af6、第七反熔絲控制線af7與第八反熔絲控制線af8。在選定存儲器胞c11中，由于第四反熔絲晶體管a4的柵極氧化層未破裂，因此在第一位線bl1上接收到數值約為0的第四讀取電流，并據以判定第四反熔絲晶體管a2(第二存儲電路)為高電阻值的第二存儲狀態。綜上所述，本發明提出一種用于物理不可復制(puf)技術的otp存儲器胞及其陣列結構。在上述的各種實施例中，可以歸納為二種類型的otp存儲器胞。請參照圖26，其所繪示為第一種類型的otp存儲器胞。本發明的第一實施例、第五實施例、第七實施例、第八實施例皆屬于第一種類型的otp存儲器胞。如圖26所示，otp存儲器胞c1中包括一選擇電路900、一第一反熔絲存儲電路902與一第二反熔絲存儲電路904。選擇電路900連接至一位線bl與一字線wl。另外，選擇電路900至少連接至二個反熔絲存儲電路。如圖26所示，第一反熔絲存儲電路902連接至第一反熔絲控制線af1與選擇電路900；第二反熔絲存儲電路904連接至第二反熔絲控制線af2與選擇電路900。由本發明的實施例可知，第一反熔絲存儲電路902與第二反熔絲存儲電路904在半導體中設計為互相對稱的配置。再者，選擇電路900包括至少一選擇晶體管；且每一個反熔絲存儲電路902、904中包括至少一反熔絲晶體管。當然，選擇電路900中也可以包括選擇晶體管與開關晶體管，而每一個反熔絲存儲電路902、904中包括更多的反熔絲晶體管連接至對應的反熔絲控制線。當otp存儲器胞c1進行編程動作時，提供選擇電壓vdd至字線wl，提供接地電壓0v至位線bl，提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。選擇電路900提供接地電壓0v至第一反熔絲存儲電路902與第二反熔絲存儲電路904，使得第一反熔絲存儲電路902與第二反熔絲存儲電路904承受編程電壓，并使得第一反熔絲存儲電路902與第二反熔絲存儲電路904其中之一改變其存儲狀態。當otp存儲器胞c1進行讀取動作時，提供選擇電壓vdd至字線wl，提供接地電壓0v至位線bl，提供讀取電壓vr至第一反熔絲控制線af1，提供接地電壓0v至第二反熔絲控制線af2。使得第一反熔絲存儲電路902產生第一讀取電流至位線bl，用以確認第一反熔絲存儲電路902為一第一存儲狀態或者一第二存儲狀態，并據以作為puf技術中隨機碼的一個位。除此之外，也可經由測量存儲電路中反熔絲晶體管的柵極氧化層的電壓降(voltagedrop)來決定存儲電路的存儲狀態。換句話說，對otp存儲器胞c1進行編程動作時，所有的反熔絲存儲電路會接收相同的預定電壓，使得這些反熔絲存儲電路中的其中之一改變存儲狀態。再者，對otp存儲器胞c1進行讀取動作時，所有反熔絲存儲電路會被讀取并記錄其存儲狀態。亦即，所有反熔絲存儲電路的破裂狀態(rupturedcondition)會被確認。在本發明中，由于制造變異，造成編程otp存儲器胞時的各種無法預期的破裂狀態發生。因此，隨機碼即可根據破裂狀態來產生。請參照圖27，其所繪示為第二種類型的otp存儲器胞。本發明的第二實施例、第六實施例皆屬于第二種類型的otp存儲器胞。otp存儲器胞c1中包括一選擇電路910、一第一反熔絲存儲電路912、一第二反熔絲存儲電路914與一隔離電路916。選擇電路910連接至一位線bl、一反相位線與一字線wl。選擇電路910至少連接至二個反熔絲存儲電路。如圖27所示，第一反熔絲存儲電路912連接于第一反熔絲控制線af1、隔離電路916與選擇電路910；第二反熔絲存儲電路914連接于第二反熔絲控制線af2、隔離電路916、與選擇電路910。由本發明的實施例可知，第一反熔絲存儲電路912與第二反熔絲存儲電路914在半導體中設計為互相對稱的配置。再者，選擇電路910包括至少一選擇晶體管；且每一個反熔絲存儲電路912、914中包括至少一反熔絲晶體管；且隔離電路916包括一隔離晶體管。當然，選擇電路中也可以包括選擇晶體管與開關晶體管，而每一個反熔絲存儲電路902、904中包括更多的反熔絲晶體管連接至對應的反熔絲控制線，隔離電路916包括更多的隔離晶體管。當otp存儲器胞c1進行編程動作時，提供選擇電壓vdd至字線wl，提供接地電壓0v至位線bl與反相位線，提供導通電壓至隔離控制線ig，提供編程電壓vpp至第一反熔絲控制線af1與第二反熔絲控制線af2。隔離電路916連接第一反熔絲存儲電路912與第二反熔絲存儲電路914。且選擇電路910提供接地電壓0v至第一反熔絲存儲電路912與第二反熔絲存儲電路914，使得第一反熔絲存儲電路912與第二反熔絲存儲電路914承受編程電壓，并使得第一反熔絲存儲電路912與第二反熔絲存儲電路914其中之一改變其存儲狀態。當otp存儲器胞c1進行讀取動作時，提供選擇電壓vdd至字線wl，提供接地電壓0v至位線bl以及反相位線，提供讀取電壓vr至第一反熔絲控制線af1與第二反熔絲控制線af2，提供未導通電壓至隔離控制線ig，用以隔離兩個反熔絲存儲電路912、914。使得第一反熔絲存儲電路912產生第一讀取電流至位線bl，用以確認第一反熔絲存儲電路912為一第一存儲狀態，使得第二反熔絲存儲電路914產生第二讀取電流至反相位線，用以確認第二反熔絲存儲電路914為一第二存儲狀態。并以第一反熔絲存儲電路912的第一存儲狀態作為puf技術中隨機碼的一個位。另外，利用差動感測運算(differentialsensingoperation)來比較otp存儲器胞c1中第一讀取電流ir1與第二讀取電流ir2的大小，也可以用來決定隨機碼中的一個位(onebit)。相同地，對otp存儲器胞c1進行編程動作時，所有的反熔絲存儲電路會接收相同的預定電壓，使得這些反熔絲存儲電路中的其中之一改變存儲狀態。再者，對otp存儲器胞c1進行讀取動作時，所有反熔絲存儲電路會被讀取并記錄其存儲狀態。亦即，所有反熔絲存儲電路的破裂狀態(rupturedcondition)會被確認。在本發明中，由于制造變異，造成編程otp存儲器胞時的各種無法預期的破裂狀態發生。因此，隨機碼即可根據破裂狀態來產生。再者，上述的破裂狀態(rupturedcondition)可直接用來作為隨機碼。或者，可進一步處理破裂狀態而成為隨機碼。例如，將破裂狀態輸入一對應表(look-uptable)后，產生隨機碼。綜上所述，雖然本發明已以優選實施例公開如上，然其并非用以限定本發明。本發明所屬領域技術人員在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾。因此，本發明的保護范圍當視所附權利要求書界定范圍為準。當前第1頁12當前第1頁12