具有存儲器管理機制的電子系統的制作方法

技術領域

本發明的實施例主要涉及一種電子系統，更具體地講，涉及一種用于電子系統的數據存儲功能的系統。

背景技術：

現代應用程序對數據存儲裝置有不同的性能方面的要求。例如，高容量、低延遲、高帶寬和低功耗是系統建造者的一些要求。存儲技術，例如，動態隨機存取存儲器(DRAM)提供上述的諸多優點，已成為幾十年來對于主存儲器的首選。然而，上述要求最終相互沖突，并且隨著技術節點大小低于10nm，此問題將增加。新存儲技術(例如，電阻式存儲器)承諾提供上述多項要求，并具有附加的功能，包括非易失性和技術可伸縮性。然而，這樣的系統也面臨它們寫路徑可靠性和耐久性不足的技術挑戰，使得它難以完全代替具有這些技術的DRAM。

DRAM容量隨著幾何尺寸的減小而呈指數方式擴大，但是，應用程序數據集的容量增加已經超出了技術的發展。為了管理應用程序數據集的容量增加，必須增加存儲模塊的數量。存儲模塊的數量的增加可對印刷電路板、電源、冷卻扇的數量和系統可靠性的相應減少產生連鎖影響。

因此，仍然存在對具有存儲管理機制的電子系統的需要，以在大型計算環境中提高執行可靠性和性能。鑒于不斷增加的商業競爭壓力，隨著日益增加的消費者期望和市場中有意義的產品差異化的機會減少，發現這些問題的答案就越來越重要。此外，降低成本、提高效率和性能的需求以及滿足競爭壓力增加了找到這些問題答案的緊迫性和必要性。

一直在尋找這些問題的解決方案，但是之前的發展沒有教導或提出任何解決方案，因此，對于這些問題的解決方案在現有技術中被長期規避。

技術實現要素：

本發明的實施例提供了一種電子系統，包括：處理器，被配置為訪問操作數據；高速本地存儲器，連接到處理器，被配置為存儲有限量的操作數據；存儲器控制器，連接到高速緩沖存儲器，被配置為保持操作數據的流動；和存儲器子系統，連接到存儲器控制器，包括：第一級存儲器，被配置為通過快速控制總線存儲具有關鍵時序的操作數據，和第二級存儲器，被配置為通過降低性能的控制總線存儲具有非關鍵時序的操作數據。

本發明的實施例提供了一種制造電子系統的方法，包括：通過以下操作形成存儲器子系統：通過快速控制總線連接被配置為存儲具有關鍵時序的操作數據的第一級存儲器，通過降低性能的控制總線連接被配置為存儲具有非關鍵時序的操作數據的第二級存儲器；通過快速控制總線和降低性能的控制總線將存儲器控制器連接到存儲器子系統；將本地高速緩沖存儲器連接到存儲器控制器和存儲器子系統；以及連接被配置為訪問操作數據的處理器。

除了上述提到的步驟或者元件之外，本發明的某些實施例還可以具有其他步驟或者元件，或者本發明的某些實施例可以具有替代上述提到的步驟或者元件的其他步驟或者元件。通過參考附圖閱讀以下詳細描述，所述步驟或元件將對本領域技術人員變得清楚。

附圖說明

圖1是實施例中具有存儲器管理機制的電子系統的架構框圖。

圖2是實施例中第二級存儲器的第二級存儲陣列的架構框圖。

圖3是實施例中用于第二級存儲器的優化的本地位線感測放大器的示意圖。

圖4是實施例中第二級存儲器的附加容量的示意圖。

圖5是本發明的另外實施例中制造電子系統的方法的流程圖。

具體實施方式

各種實施例提供了一種具有存儲器管理的電子系統，通過建立較少負擔的I/O結構以最大化電子系統的執行效率。所述電子系統可提出可具有高速易失性存儲器以匹配系統速度要求的分級存儲器結構以及可具有更大容量但是提供較低接口速度的第二級存儲器結構。

所述電子系統的各種實施例可提供用于存儲器管理的節省空間和節能架構，可適應大應用程序數據庫。分級存儲器結構可以被存儲器控制器控制，該存儲器控制器可適應高速易失性存儲器和分級存儲器結構的不同時鐘速率結構。

以使本領域技術人員能夠實現和使用本發明的足夠細節來描述以下實施例。應理解，其他實施例基于本公開將是明顯的，并且在不脫離本發明實施例的范圍的情況下，可做出系統、處理或者機械變化。

在以下描述中，給出大量具體細節以提供對本發明的透徹理解。然而，將會清楚，本發明可在沒有這些具體細節的情況下實施。為避免模糊本發明的實施例，一些公知電路、系統配置和處理步驟未詳細公開。

示出系統的實施例的附圖是半圖解的，而不是按比例的，具體地講，一些尺寸為清晰呈現而在附圖中被夸大。相似地，盡管為便于描述附圖中的示圖通常顯示相似的方向，但是附圖中的這種描繪在大部分情況下是任意的。一般來說，本發明可以在任何方向上操作。

在本發明實施例中，這里所謂的術語“模塊”可包括具有機械接口結構的可插拔的硬件結構和保持存儲器封裝的安裝裝置。此外，如果模塊被寫入裝置權利要求部分，則出于裝置權利要求的目的和范圍，模塊被視為包括硬件電路。此外，例如，硬件可以是電路、處理器、存儲器、集成電路、集成電路核、壓力傳感器、慣性傳感器、微機電系統(MEMS)、無源裝置、或者它們的組合。

這里所謂的術語“單元”是由硬件組件或者用于特定功能的硬件狀態機形成的電路。“單元”可被用于時序關鍵功能，并不必要包括軟件功能或者支持。

現在參照圖1，示出實施例中具有存儲器管理機制的電子系統100的架構框圖。電子系統100包括處理器陣列102，處理器陣列102具有第一處理器104、第二處理器106、第N-1處理器108和第N處理器110。處理器陣列102可以是系統中的單獨處理器、在單獨處理器模塊中的處理器核、或者它們的組合。

處理器陣列102中的每個處理器可訪問本地高速緩沖存儲器112，例如，能夠為處理器陣列102中的所有處理器提供操作數據113(例如，指令和數據)的易失性存儲器高速緩存。應理解，第一處理器104、第二處理器106、第N-1處理器108和第N處理器110的架構均可連接到高速本地存儲器105，高速本地存儲器105可用作為它們的核服務的近似的高速緩存。高速本地存儲器105可包括接近存儲器陣列102的核的存儲器結構，為操作系統和用戶應用程序的運行提供對指令和數據的快速訪問。高速本地存儲器105可被配置為用于加速指令和數據提取的L1、L2、Lm高速緩存。高速存儲器105的尺寸可限制可為第一處理器104、第二處理器106、第N-1處理器108、或者第N處理器110的運行所保留的指令和數據的量。

本地高速緩沖存儲器112可以是用于管理操作數據113的流動的外部高速緩存，操作數據113可以是操作系統指令、應用程序指令、用戶數據、或者它們的組合。應理解，本地高速緩沖存儲器112是在處理器陣列外部但是極為接近處理器陣列的存儲器結構，并且專用于提供對操作系統指令、應用程序指令、用戶數據、或者它們的組合的快速訪問。

存儲器控制器114可協調操作數據113(例如，命令和用戶數據)從存儲器子系統116傳輸到本地高速緩沖存儲器112，以及從本地高速緩沖存儲器112傳輸到存儲器子系統116。存儲器子系統116可以是包括第一級存儲器118和第二級存儲器120的單獨模塊，第一級存儲器118和第二級存儲器120均鏈接到存儲器控制器114和存儲器數據總線122。操作數據113可包含在作為處理器陣列102的暫留點的第一級存儲器118、第二級存儲器120、或者它們的組合中。存儲器控制器114可通過快速控制總線124連接到第一級存儲器118。存儲器控制器114可通過降低性能的控制總線126連接到第二級存儲器120。應理解，存儲器子系統116可以是單獨模塊，例如，雙列直插式存儲器模塊(DIMM)、多芯片封裝、具有多個存儲器封裝的印刷電路板、或者它們的組合。

存儲器控制器114可以以相同速率為第一級存儲器118和第二級存儲器120提供刷新時序。在第一級存儲器118和第二級存儲器120中，各個位存儲單元的構造可以是相同的。在第二級存儲器120中，類似本地子字線驅動器的外圍電路被消除，而本地位線感測放大器和IO線被優化在較小的區域內。盡管這導致第二級存儲器120的更高的訪問延遲(即，tAA、tAC)，但這將不會影響刷新時序(tREF)或者刷新間隔(tREFI)。刷新懲罰(tRFC)可與本地位線感測放大器的激活和預充電時序有關。第二級存儲器120的優化可包括消除本地子字線驅動器和優化本地位線感測放大器，這會分別增加行地址選擇(RAS)和列地址選擇(CAS)控制延遲，與第一級存儲器118相比，刷新懲罰(tRFC)對于第二級存儲器120會更高。但是，更重要的參數是刷新間隔tREFI，它對于第一級存儲器118和第二級存儲器120是相同的，這是因為，即使增加的tRFC也比tREFI(和tREF)小得多。

雖然第一級存儲器118和第二級存儲器120可通過相同的技術制造，但第二級存儲器120可以以相同的裸片尺寸提供大得多的存儲容量。第二級存儲器120的容量的增加可通過沒有地址線放大器和本地子字線驅動器、本地位線感測放大器的優化和對金屬布線層的降低的依賴來實現。應理解，第二級存儲器120可使用地址線放大器和本地子字線驅動器的消除而釋放的空間，而單獨的位存儲單元的附加容量在第二級存儲器120的容量上提供超過第一級存儲器118的存儲容量的顯著增加。

第一級存儲器118可以是傳統DRAM存儲器，傳統DRAM存儲器提供由技術的幾何參數限制的容量和高速訪問。在一些示例實施例中，第一級存儲器118可使用高達30％的半導體裸片面積來支持本地子字線驅動器和本地位線感測放大器，以減少訪問操作數據113的延遲。

第二級存儲器120可以是DRAM技術的新架構，它可以使用顯著的容量增加來交換輕微劣化的訪問時間。第二級存儲器120可利用不用實施本地子字線驅動器并且優化本地位線感測放大器而釋放的空間，以便提供大于50％的附加存儲容量而不增加半導體裸片的尺寸。為了適應附加容量，可通過多晶硅層來實現附加的單獨位存儲器單元的互連。可以在不影響第二級存儲器120的擁擠的金屬互連層的情況下，執行使用多晶硅層來將附加容量互連。因為本地子字線驅動器的消除、第二級存儲器120的多晶硅互連以及優化本地位線感測放大器，行地址選擇(RAS)和列地址選擇(CAS)控制需要附加的時間以訪問存儲器數據總線122的操作數據113。

為了適應第一級存儲器118和第二級存儲器120之間的RAS和CAS的時序的差異，存儲器控制器114可提供主控制總線124和次級控制總線126。主控制總線124可連接到第一級存儲器118以提供RAS和CAS控制線的標準時序。次級控制總線126可連接到第二級存儲器120以提供RAS和CAS控制線的擴展時序版本。

第一級存儲器118和第二級存儲器120的組合可提供當前不可用于處理器陣列102的若干選擇。第一級存儲器118和第二級存儲器120的這種組合可幫助存儲器子系統116縮放到更小的尺寸，同時保證高容量以及高性能。當第一級存儲器118被優化以提供減少的延遲時，第二級存儲器120被優化以提供增加的容量。在處理器陣列102上執行的應用程序可使用存儲器子系統116作為硬件高速緩存機制或者軟件分級結構。在前者中，第一級存儲器118作為第二級存儲器120的高速緩存，并且只有第二級存儲器120的容量對操作系統可見。在后者中，第一級存儲器118和第二級存儲器120兩者對操作系統可見，從而得到更高容量。然而，操作系統可不得不實施調度改變，以使具有關鍵時序的操作數據113存儲在第一級存儲器118中，并使具有非關鍵時序的操作數據113存儲在第二級存儲器120中。

已發現，電子系統100可通過使用第一級存儲器118允許軟件應用程序的高速執行并提供由第二級存儲器120提供的增加的容量，來提高處理器陣列102的性能。第一級存儲器118和第二級存儲器120的讀訪問時間和寫訪問時間的差異可由存儲器控制器114管理，并且對處理器陣列102完全不可見。通過將第二級存儲器120包含在存儲器子系統116中，可達到更高的容量，而不增加封裝和板的數量。與第一級存儲器118的同等容量相比，所得到的系統可使用更少的能量，需要更少的冷卻，并且適合于更小的空間。

參照圖2，示出了實施例中第二級存儲器120的存儲單元陣列的架構框圖。第二級存儲器陣列201的架構框圖描繪了具有按N×M矩形陣列布置的多個陣列段204的存儲單元陣列202。可存在穿過陣列段204的N行布置的多條字線206。字線206可被全局字線驅動器208驅動，全局字線驅動器208可控制對陣列段204的所有M列進行尋址的所有字線206。全局字線驅動器208可控制一整組全局字線210，所述一整組全局字線210中的每條全局字線210驅動存儲單元陣列202的N行中的所有陣列段204。

每個陣列段204可包括選擇性地連接到由全局字線驅動器208驅動的一條字線206的多個單獨的位存儲單元(未示出)。應理解，圖中示出多條全局字線210。作為示例，每個陣列段204可包括512條字線206，每條字線206可連接到512個單獨的位存儲單元。

單獨的位存儲單元的選擇組可連接到本地位線感測放大器的輸入以產生數據位線212(如圖4所示)。應理解，第二級存儲器120的存儲器地址的部分可選擇性地啟用通過對行地址選擇(RAS)信號(未示出)提供的地址解碼而確定的一條字線206。列地址選擇(CAS)可僅選擇通過行地址選擇(RAS)信號啟用的數據位線212的一部分。

已發現，第二級存儲器120的實施例通過直接將全局字線210驅動到單獨的位存儲單元，而在第二級存儲器陣列201中提供了附加容量。第一級存儲器118在每個陣列段204中需要附加空間，以添加用于連接到陣列段204的每條全局字線210的放大器。盡管添加用于每條全局字線210的放大器以創建本地字線(未示出)可減少第一級存儲器118的延遲，但是它們將每個陣列段204增加5％-10％的面積。相比之下，第二級存儲器120可使用多個單獨的位存儲單元的附加空間，以使用附加延遲來交換附加存儲容量。

參照圖3，示出實施例中用于第二級存儲器120的優化的本地位線感測放大器301的示意圖。優化的本地位線感測放大器301的示意圖可存在于圖2的每個陣列段204中。優化的本地位線感測放大器301的優化可減少每個晶體管的寬度以節省面積。優化的本地位線感測放大器301相比于圖1中的第一級存儲器118的本地位線感測放大器(未示出)可節省8％-15％的面積。應理解，具有更窄寬度的晶體管可占用更少面積，但也傳導更小電流。以這種方式，優化的本地位線感測放大器301可節省空間，但也增加了電路操作的延遲。

優化的本地位線感測放大器301的示意圖描繪位線預充電電路302，位線預充電電路302包括由均衡控制304控制的三個N溝道MOSFET。當均衡控制304被聲明(asserted)時，VDD/2電壓306可對位線(BL)308和互補位線(-BL)310兩者進行門控。分流晶體管312可確保BL 308和-BL 310二者的電壓相等。在實施例中，VDD可等于3.3V，并且當均衡控制304被聲明時，BL 308和-BL 310兩者可等于1.65V。第二級存儲器120提供的附加容量可使用用于形成BL 308和-BL 310的多晶硅層。

位線反饋電路314可在單獨的位存儲單元(未示出)的寫入期間和刷新處理期間被使用。優化的本地位線感測放大器301的輸出可以是位線跟隨器316，位線跟隨器316可通過聲明芯片選擇(CS)318而被激活。BL 308和-BL310的當前狀態可分別通過數據輸出(DQ)320和互補數據輸出(-DQ)322被傳送到圖1的存儲器數據總線122。

位線反饋電路314可以是CMOS鎖存器，在實施例中，CMOS鎖存器可包括一組相互連接的2個反相器——用于可視化的更容易的方式是通過垂直觀看，使得柵極連接在一起的頂部NMOS晶體管324和頂部PMOS晶體管326可被視為第一CMOS反相器。這個節點隨后被連接到底部NMOS晶體管328和底部PMOS晶體管330的漏極/源極節點，底部NMOS晶體管328和底部PMOS晶體管330在當前附圖的底部形成第二CMOS反相器。類似地，底部CMOS反相器的公共柵極連接到第一CMOS反相器的源極/漏極。

在讀BL 308和-BL 310之前，均衡控制304可被聲明，以將BL 308和-BL310預充電到VDD/2電壓306。在從單獨的存儲單元讀出位期間，BL 308和-BL 310以相反方向被充電——優化的本地位線感測放大器301通過將電壓進一步彼此拉遠來放大這個電壓差，直到它們被充電到VDD 332和VSS 334。在單獨的存儲單元的讀期間，BL 308可以是第一讀電壓VDD/2+delta，-BL310可以是第二讀電壓VDD/2-delta。delta電壓表示存儲在單獨的存儲單元中的位的值。

作為示例，底部反相器的柵極可以是VDD/2+delta，此時，開始導通底部NMOS晶體管328更長時間，從而當控制線set_high 336被聲明時，將-BL310拉向VSS 334，并將正反饋提供給第一CMOS反相器，以導通頂部PMOS晶體管326更長時間，并且當控制線set_low 338被聲明時，將BL 308充電到VDD 332。最后，在有限時間之后，該正反饋完成反相器的電壓，使得BL308和-BL 310分別處于VDD 332和VSS 334，指示被讀取的存儲的位具有零值，并且由此放大原始的較小值。當CS 318被聲明時，BL 308和-BL 310的電壓值分別傳送到DQ 320和-DQ 322。

作為示例，操作的順序可包括：

1)BL 308和-BL 310可預充電到VDD/2電壓306；

2)存儲在單獨的存儲單元中的位值可偏置BL 308和-BL 310；

3)正反饋促使BL 308和-BL 310達到VDD 332或者VSS 334；

4)聲明的CS 318使得DQ 320和-DQ 322反映BL 308和-BL 310；

5)set_high 336和set_low 338被無效以隔離BL 308和-BL 310；

6)在準備讀下一位值時，均衡304被聲明以將BL 308和-BL 310預充電到VDD/2電壓306。

已發現，優化的本地位線感測放大器301可減少陣列段204中使用的面積，而且增加第二級存儲器120的操作延遲。應理解，通過實施優化本地位線感測放大器301在陣列段204中節省的空間可用于添加多個單獨的位存儲單元，以使用附加延遲來交換附加存儲容量。

參照圖4，示出在實施例中第二級存儲器120的附加容量401的示意圖。附加容量401的示意圖包括圍繞優化的本地位線感測放大器301布置的單獨的存儲單元402的陣列。多晶硅互連404可用于將單獨的存儲單元402連接到優化的本地位線感測放大器301。多晶硅互連404形成在集成電路制造工藝的多晶硅層中。多晶硅層可位于半導體工藝中的金屬層以下，并且表現出比金屬層更高的電阻值。

應理解，單獨的存儲單元402的陣列可僅作為附加容量401的一部分。單獨的存儲單元402在整個第二級存儲器120中是相同的。附加容量401與標準容量不同，這是因為多晶硅互連404可用于形成圖3的BL 308和-BL 310。

還應理解，多晶硅互連404和優化的本地位線感測放大器301的組合可增加第二級存儲器120的延遲。第二級存儲器120的增加的延遲可阻止第二級存儲器120能夠訪問圖1的具有關鍵時序的操作數據113。附加容量401可允許第二級存儲器120通過限制被要求支持系統需求的第一級存儲器118的數量來容納更大的數據集。第二級存儲器120可幫助限制系統空間、電源要求和系統冷卻，同時容納大數據集。

參照圖5，示出在本發明的另外實施例中制造電子系統100的方法500的流程圖。方法500包括：在方框502中，形成存儲器子系統116，包括：提供被配置為通過快速控制總線124存儲具有關鍵時序的操作數據113的第一級存儲器118，通過降低性能的控制總線126連接被配置為存儲具有非關鍵時序的操作數據113的第二級存儲器120；在方框504中，通過快速控制總線124和降低性能的控制總線126將存儲控制器114連接到存儲器子系統116；在方框506中，將本地高速緩沖存儲器112連接到存儲器控制器114和存儲器子系統116；以及在方框508中，連接被配置為訪問操作數據113的處理器104。

得到的方法、過程、設備、裝置、產品和/或系統是簡單的、節省成本的、不復雜的、高靈活性的、準確的、靈敏的和有效的，并且可通過適用已知的組件被實現，以用于方便的、有效的和經濟的制造、應用和使用。本發明的實施例的另一重要方面是它可有價值地支持和服務于降低成本、簡化系統和提高性能的歷史趨勢。

因此，本發明的實施例的這些方面和其他有價值的方面至少將技術狀態促進到下一水平。

雖然已經結合特定最佳方式描述了本發明，但是應理解，考慮到前面的描述，很多替代、修改和變化對本領域技術人員將是清楚的。相應地，意圖使所有這樣的替代、修改和變化落入權利要求的范圍內。這里闡述的或者在附圖中示出的所有內容將以說明性和非限制性的意義來解釋。