存儲器器件和操作存儲器器件的方法與流程

本申請要求于2015年8月11日提交到韓國知識產權局的韓國專利申請第10-2015-0113374號的優先權，其公開通過整體引用合并于此。

技術領域

本發明構思涉及半導體存儲器器件，并且更具體地，涉及用于存儲多級數據的存儲器器件和操作該存儲器器件的方法。

背景技術：

具有多功能的信息通信設備采用具有大容量和高集成度的存儲器器件。這樣的存儲器器件的一個示例是動態隨機存取存儲器(DRAM)。在DRAM中，使用存儲在電容器中的電荷將數據寫入存儲器單元。通過調整存儲在電容器中的電荷的量，多級數據可以被存儲在存儲器單元中。因此，存儲器器件的存儲容量可以增加。

技術實現要素：

根據本發明構思的示范性實施例，提供了一種操作存儲器器件的方法，該方法包括：將具有三個狀態之一的單元數據寫入存儲器單元；放大連接到存儲器單元的位線的電壓電平；當在感測時段期間位線的電壓電平被放大到等于或大于第一參考電壓時，確定單元數據處于第一狀態；當在感測時段期間位線的電壓電平被放大到等于或小于比第一參考電壓低的第二參考電壓時，確定單元數據處于第二狀態，以及當單元數據在感測期間沒有被確定為處于第一狀態或者第二狀態時，確定單元數據處于第三狀態。

根據本發明構思的示范性實施例，提供了存儲器器件，其包括：存儲器單元，其連接到字線和位線并且被配置為具有三個狀態之一；感測放大器，被配置為感測和放大位線和互補位線之間的電壓差；后感測電路，被配置為響應于啟用信號而基于第一參考電壓和第二參考電壓來感測位線的電壓電平，以及基于感測的結果來生成位線充電信號；以及充電電路，被配置為響應于位線充電信號而將預充電電壓施加到位線。

根據本發明構思的示范性實施例，提供了一種操作存儲器器件的方法，該方法包括：將N位數據轉換為具有三個狀態之一的M條單元數據(M是等于或大于2的自然數，而N是大于M的自然數)；將M條單元數據寫入M個存儲器單元；從M個存儲器單元讀取單元數據；以及將所讀取的M條單元數據轉換為N位數據。

根據本發明構思的示范性實施例，提供了一種操作存儲器器件的方法，該方法包括：將單元數據寫入存儲器單元；放大連接到存儲器單元的位線的電壓電平；以及感測位線的電壓電平，其中，當感測到的電壓電平大于第一參考電壓時，單元數據處于第一狀態，當感測到的電壓電平小于第二參考電壓時，單元數據處于第二狀態，以及當感測到的電壓電平在第一參考電壓和第二參考電壓之間時，單元數據處于第三狀態。

附圖說明

通過參考附圖詳細描述本發明構思的示范性實施例，本發明構思的以上和其它特征將變得更加清楚地理解，其中：

圖1是根據本發明構思的示范性實施例的、操作存儲器器件的方法的流程圖；

圖2A是根據本發明構思的示范性實施例的、操作存儲器器件的方法的流程圖；

圖2B是示出根據本發明構思的示范性實施例的、圖2A的存儲器器件的位線和互補位線的電壓電平的圖形；

圖3是示出根據本發明構思的示范性實施例的存儲器器件的框圖；

圖4是示出根據本發明構思的示范性實施例的、圖3的存儲器器件的位線和互補位線的電壓電平的圖形；

圖5是根據本發明構思的示范性實施例的感測電路的電路圖；

圖6是根據本發明構思的示范性實施例的感測電路的電路圖；

圖7A和圖7B是根據本發明構思的示范性實施例的用于描述圖5和圖6的感測電路的操作的時序圖；

圖8是示出根據本發明構思的示范性實施例的位線感測放大器的電路圖；

圖9是根據本發明構思的示范性實施例的、操作存儲器器件的方法的流程圖；

圖10是根據本發明構思的示范性實施例的、操作存儲器器件的方法的流程圖；

圖11是示出根據本發明構思的示范性實施例的存儲器器件的框圖；

圖12是示出根據本發明構思的示范性實施例的存儲器器件的框圖；

圖13是示出根據本發明構思的示范性實施例的數據轉換電路的框圖；

圖14是示出根據本發明構思的示范性實施例的數據轉換電路的框圖；

圖15A和圖15B是示出根據本發明構思的示范性實施例的圖14的模數轉換器的電路圖；

圖16是示出根據本發明構思的示范性實施例的存儲器器件的框圖；

圖17是示出根據本發明構思的示范性實施例的存儲器器件的框圖；

圖18是根據本發明構思的示范性實施例的、操作存儲器器件的方法的流程圖；

圖19是示出根據本發明構思的示范性實施例的存儲器器件的框圖；

圖20是示出根據本發明構思的示范性實施例的存儲器系統的框圖；

圖21是示出根據本發明構思的示范性實施例的包括存儲器控制器的計算機系統的框圖；

圖22是示出根據本發明構思的示范性實施例的包括存儲器控制器的計算機系統的框圖；以及

圖23A和圖23B是示出根據本發明構思的示范性實施例的存儲器控制器和存儲器模塊的框圖。

具體實施方式

在下文中，將參考附圖更加充分地描述本發明構思的示范性實施例。然而，本發明構思可以以許多替換性的形式來具體實現，并且不應該被解釋為僅限于這里闡述的實施例。附圖中的相似的參考標號可以表示相似的元素。

在本說明書中，當一個元素“連接”或“耦合”到另一元素時，它可以直接連接或者耦合到另一元素，或者可以存在插入它們之間的元素。

以單數使用的表達包括復數的表達，除非上下文清楚地另外指示。

圖1是根據本發明構思的示范性實施例的、操作存儲器器件的方法的流程圖。

根據本示范性實施例的存儲器器件可以將具有至少三個狀態之一的多級數據存儲在存儲器單元中。將具有至少三個狀態之一的多級數據存儲在存儲器單元中并且從所述存儲器單元讀取所述多級數據的方法可以參考圖1來進行描述。

在操作S110，具有至少三個狀態之一的多級數據可以被寫入存儲器單元。根據本發明構思的示范性實施例，多級數據可以具有三個狀態之一，所述三個狀態是第一狀態到第三狀態。被寫入存儲器單元的多級數據可以被稱為單元數據。在每個存儲器單元中，具有第一狀態的單元數據、具有第二狀態的單元數據、和具有第三狀態的單元數據中的一個可以被寫入。單元數據的第一狀態是最高狀態，而單元數據的第二狀態可以是最低狀態。單元數據的第三狀態可以是在第一狀態和第二狀態之間的中間狀態。

在操作S120，可以在存儲器單元和位線之間執行電荷共享。在操作S110中將單元數據存儲在存儲器單元中之后，位線和所述位線的互補位線可以被預充電，并且因此所述位線和所述互補位線可以具有相同的電壓電平。位線的電壓電平可以通過電荷共享并且基于存儲在存儲器單元中的單元數據的狀態而變化。

在操作S130，位線的電壓電平可以被放大。根據本發明構思的示范性實施例，可以通過使用連接到位線和互補位線的位線感測放大器BLSA(參見圖2A)來放大位線的電壓電平。這里，位線感測放大器BLSA感測和放大位線與互補位線之間的電壓差。位線的電壓電平可以被放大得高達施加在位線感測放大器BLSA的電源電壓的電壓電平。

接下來，可以通過基于預先設定的第一參考電壓和第二參考電壓來感測位線的電壓電平，來確定存儲在存儲器單元中的單元數據的狀態。第一參考電壓可以對應于單元數據的第一狀態，而第二參考電壓可以對應于單元數據的第二狀態。根據本發明構思的示范性實施例，第一參考電壓的電壓電平可以等于或高于電荷共享之后的位線的電壓電平，而第二參考電壓的電壓電平可以等于或低于電荷共享之后的位線的電壓電平。

在操作S140，可以確定在感測時段期間位線的電壓電平是否被放大到第一參考電壓或更高電壓或者放大到第二參考電壓或更低電壓。根據本發明構思的示范性實施例，在感測點，可以通過將位線的電壓電平與第一參考電壓和第二參考電壓中的每一個進行比較來執行這個確定。

當在感測時段期間位線的電壓電平被放大到第一參考電壓或更高電壓或者放大到第二參考電壓或更低電壓時，在操作S150，單元數據可以被確定為處于第一狀態或者第二狀態。換句話說，當在感測點處位線的電壓電平等于或高于第一參考電壓或者等于或低于第二參考電壓時，單元數據可以被確定為處于第一狀態或者第二狀態。當位線的電壓電平等于或高于第一參考電壓時，單元數據可以被確定為處于第一狀態。當位線的電壓電平等于或低于第二參考電壓時，單元數據可以被確定為處于第二狀態。

如果在感測時段期間位線的電壓電平沒有被放大到等于或高于第一參考電壓或者等于或低于第二參考電壓，則在操作S160，單元數據可以被確定為處于第三狀態。換句話說，當在感測點處位線的電壓電平低于第一參考電壓并且高于第二參考電壓時，單元數據可以被確定為處于第三狀態。

如上所述，根據本示范性實施例的存儲器器件可以存儲具有至少三個狀態之一的單元數據并且可以基于根據所述單元數據的位線的電壓電平的變化速度從所述存儲器單元讀取所述單元數據。例如，當從存儲器單元讀取單元數據時，如果在預先設定的感測時段期間位線的電壓電平達到第一參考電壓或者第二參考電壓，則單元數據可以被確定為處于第一狀態或者第二狀態。此外，當從存儲器單元讀取單元數據時，如果在感測時段期間位線的電壓電平還沒有達到第一參考電壓或者第二參考電壓，則單元數據可以被確定為處于第三狀態。

下面將參考圖2A和圖2B來詳細描述根據本發明構思的示范性實施例的操作存儲器器件的方法。

圖2A是根據本發明構思的示范性實施例的、操作存儲器器件100的方法的流程圖。

參考圖2A，存儲器器件100可以包括存儲器單元陣列110和感測電路120。

存儲器單元陣列110可以包括多個字線WL、多個位線BL、和多個存儲器單元MC，所述多個存儲器單元MC排列在所述字線WL和所述位線BL彼此交叉的區域中。在圖2A中，為了方便描述，僅僅示出了連接到一個字線WL和一個位線BL的一個存儲器單元MC。

存儲器單元MC可以包括用于存儲與單元數據CD相對應的電荷的單元電容器CC、以及將單元電容器CC連接到位線BL的開關元件。例如，開關元件可以是單元晶體管CT。單元晶體管CT的柵極可以連接到字線WL，而單元晶體管CT的漏極可以連接到位線BL。單元電容器CC的第一端點可以連接到單元晶體管CT的源極，而單元電容器CC的第二端點可以連接到屏極電壓VP。

感測電路120可以通過感測位線BL的電壓電平來讀取被寫入存儲器單元MC中的單元數據CD。位線BL的電壓電平可以作為單元數據CD被輸出。根據本發明構思的示范性實施例，感測電路120可以連接到位線BL和互補位線BLB以便感測位線BL和互補位線BLB之間的電壓差，并且可以基于感測到的電壓差來操作。根據本發明構思的示范性實施例，互補位線BLB可以是另一存儲器單元連接到的位線。互補位線BLB也可以是空存儲器單元(dummy memory cell)連接到的位線。互補位線BLB可以與位線BL平行排列。

感測電路120可以包括鎖存型(latch-type)位線感測放大器BLSA，其包括反相器INV1和INV2。位線感測放大器BLSA可以基于第一電源電壓VCC和第二電源電壓VSS來操作，并且可以將位線BL的電壓電平放大到第一電源電壓VCC的電壓電平或者第二電源電壓VSS的電壓電平。第一電源電壓VCC可以是從存儲器器件100的外部接收的電源電壓，或者可以是基于從存儲器器件100的外部接收的電源電壓而在存儲器器件100中生成的電壓。第二電源電壓VSS可以是具有比第一電源電壓VCC更低的電壓電平的電壓，并且可以是，例如，接地電壓。在下文中，第一電源電壓VCC的電壓電平將被稱為VCC，而第二電源電壓VSS的電壓電平可以被稱為VSS。

當兩個施加的輸入之間的電壓差等于或大于預定閾值時，位線感測放大器BLSA可以執行放大操作。換句話說，當位線BL和互補位線BLB之間的電壓差等于或大于預定閾值時，位線感測放大器BLSA可以執行放大電壓差的操作。當互補位線BLB具有恒定的電壓電平時，位線感測放大器BLSA可以僅僅在位線BL的電壓電平等于或高于第一閾值電壓時或者在位線BL的電壓電平等于或低于比第一閾值電壓低的第二閾值電壓時才基于所述閾值執行放大操作。第一閾值電壓可以具有作為互補位線BLB的電壓電平與所述閾值的總和的電壓電平，并且第二閾值電壓可以具有與被減去了所述閾值的互補位線BLB的電壓電平相對應的電壓電平。

可以基于位線感測放大器BLSA的物理特性(例如，包括在位線感測放大器BLSA中的晶體管的閾值電壓)來確定所述閾值，并且可以基于所述閾值和所述互補位線BLB的電壓電平來確定第一閾值電壓和第二閾值電壓。例如，當互補位線BLB的電壓電平是1/2VCC時，第一閾值電壓可以具有VCC和1/2VCC之間的電壓電平。第二閾值電壓可以具有1/2VCC和VSS之間的電壓電平。

當位線BL的電壓電平等于或高于第一閾值電壓或者等于或低于第二閾值電壓時，位線感測放大器BLSA可以將位線BL的電壓電平放大到VCC或者VSS。當位線BL的電壓電平低于第一閾值電壓并且高于第二閾值電壓時，換句話說，當位線BL和互補位線BLB之間的電壓差小于閾值時，位線感測放大器BLSA可以不執行正常的放大操作。因此，位線BL的電壓電平可以根本不被放大或者可以被非常緩慢地放大。

根據本示范性實施例的存儲器器件100可以將具有至少三個狀態之一的多級數據(換句話說，單元數據CD)寫入存儲器單元MC。此外，存儲器器件100可以通過使用上述的位線感測放大器BLSA的放大特性來區分多級數據的狀態和讀取多級數據。

單元數據CD是存儲在存儲器單元MC中的數據，并且可以是通過轉換從存儲器器件100的外部接收的數字數據而生成的數據。單元數據CD可以具有三個狀態HS、LS、和MS之一。三個狀態HS、LS、和MS可以分別地表示為‘1’、‘0’、和‘X’。當字線啟用電壓(word line enable voltage)被施加到字線WL時，單元晶體管CT可以被導通，并且當與單元數據CD的三個狀態HS、LS、和MS相對應的電壓被施加到位線BL時，分別與單元數據CD的三個狀態HS、LS、和MS相對應的電荷可以被存儲在單元電容器CC中，從而單元數據CD被寫入存儲器單元MC。根據本發明構思的示范性實施例，當單元數據CD處于第一狀態HS時，相對大量的電荷可以被存儲在單元電容器CC中，當單元數據CD處于第二狀態LS時，相對少量的電荷可以被存儲在單元電容器CC中，而當單元數據CD處于第三狀態MS時，中間量的(例如，在相對大量和相對少量之間的)電荷可以被存儲在單元電容器CC中。

例如，當第一電源電壓VCC被施加到位線BL時，第一電荷Q1可以被存儲在單元電容器CC中，從而第一狀態HS的單元數據CD被寫入存儲器單元MC。當第二電源電壓VSS被施加到位線BL時，第二電荷Q2可以被存儲在單元電容器CC中，從而第二狀態LS的單元數據CD被寫入存儲器單元MC。此外，當第三電源電壓HVCC被施加到位線BL時，第三電荷Q3可以被存儲在單元電容器CC中，從而第三狀態MS的單元數據CD被寫入存儲器單元MC。第三電源電壓HVCC的電壓電平可以是1/2VCC。

可以根據下面描述的過程來讀取被寫入存儲器單元MC的單元數據CD。在完成關于存儲器單元MC的寫入操作之后或者在執行關于存儲器單元MC的讀取操作之前，可以用預充電電壓對位線BL或者互補位線BL進行預充電。預充電電壓的電壓電平可以與1/2VCC相同或者相似。第三電源電壓HVCC可以用作預充電電壓。

當字線啟用電壓被施加到字線WL時，單元晶體管CT可以被導通，并且存儲器單元MC的單元電容器CC與位線BL之間的電荷共享可以被執行。位線BL的電壓電平可以根據存儲在存儲器單元MC中的單元數據CD而變化。

當單元數據CD處于第一狀態HS時，存儲器單元MC的單元電容器CC的電壓電平可以高于第三電源電壓HVCC。位線BL的電壓電平可以根據電荷共享而增大，并且可以增大到高于位線感測放大器BLSA的第一閾值電壓。

當單元數據CD處于第二狀態LS時，單元電容器CC的電壓電平可以低于第三電源電壓HVCC。位線BL的電壓電平可以根據電荷共享而減小，并且可以減小到低于位線感測放大器BLSA的第二閾值電壓。

當單元數據CD處于第三狀態MS時，單元電容器CC的電壓電平可以與位線BL的電壓電平相同或者相似。因為單元電容器CC和位線BL之間的電荷遷移非常小，所以位線BL的電壓電平可以不改變，或者可以非常緩慢地增大或減小。因此，與單元數據CD處于第一狀態HS或者第二狀態LS時相比，當單元數據CD處于第三狀態MS時，可能需要花費更長的時間讓位線BL的電壓電平達到位線感測放大器BLSA的第一閾值電壓或者第二閾值電壓。

如上所述，當位線BL的電壓電平等于或高于第一閾值電壓時，位線感測放大器BLSA可以將位線BL的電壓電平放大到VCC，并且將互補位線BLB的電壓電平放大到VSS。當位線BL的電壓電平等于或低于第二閾值電壓時，位線感測放大器BLSA可以將位線BL的電壓電平放大到VSS，并且將互補位線BLB的電壓電平放大到VCC。此外，當位線BL的電壓電平低于第一閾值電壓并且高于第二閾值電壓時，不管位線感測放大器BLSA的放大操作如何，位線BL和互補位線BLB的電壓電平可以維持在與1/2VCC相同或者相似的電壓電平。

然后，存儲器單元MC和位線BL之間的電荷共享開始，并且當單元數據CD處于第一狀態HS或者第二狀態LS時，在預定的時間段之后感測到的位線BL的電壓電平可以與VCC或者VSS相同或者相似。當單元數據CD處于第三狀態MS時，所感測到的位線BL的電壓電平可以與1/2VCC相同或者相似。

如上所述，位線BL可以根據單元數據CD而具有三個電壓電平之一。因此，存儲器器件100可以通過在預定的感測點感測位線BL的電壓電平來確定單元數據CD。當在感測點處位線BL的電壓電平等于或高于第一參考電壓時，存儲器器件100可以確定單元數據CD處于第一狀態，并且當位線BL的電壓電平等于或低于第二參考電壓時，存儲器器件100可以確定單元數據CD處于第二狀態。此外，當在感測點處位線BL的電壓電平低于第一參考電壓并且高于第二參考電壓時，換句話說，如果位線BL的電壓電平還沒有達到第一參考電壓或者第二參考電壓，則存儲器器件100可以確定單元數據CD處于第三狀態。第一參考電壓可以具有在VCC和1/2VCC之間的電壓電平，而第二參考電壓可以具有在1/2VCC和VSS之間的電壓電平。

根據本發明構思的示范性實施例，當在感測點處位線BL的電壓電平低于第一參考電壓并且高于第二參考電壓時，換句話說，當單元數據CD處于第三狀態時，存儲器器件100可以將預充電電壓施加在位線BL和互補位線BLB。因此，位線BL的電壓電平可以是1/2VCC。

接下來，存儲器器件100可以輸出位線BL的電壓電平作為單元數據CD，以便讀取處于三個狀態HS、LS、和MS之一的單元數據CD。

如上所述，根據本示范性實施例的存儲器器件100可以通過使用根據多級數據(例如，單元數據CD)的狀態的位線BL的電壓電平的變化速度以及位線感測放大器BLSA的放大特性，來容易地讀取多級數據。存儲器器件100可以在一個存儲器單元中存儲和讀取具有至少三個狀態之一的多級數據，并且因此，存儲器器件100的存儲容量可以增加。

圖2B是示出根據本發明構思的示范性實施例的、圖2A的存儲器器件100的位線BL和互補位線BLB的電壓電平的圖形。圖2B示出了當圖2A的存儲器器件100執行讀取操作時、根據存儲在存儲器單元MC中的單元數據CD的位線BL和互補位線BLB的電壓電平。

參考圖2B，電荷共享可以在時段TP1期間被執行，位線感測放大器BLSA的放大操作可以在時段TP2期間被執行，而放大的位線BL的電壓電平可以在時段TP3期間被感測和輸出。

在點t1之前和在點t4之后，換句話說，在執行讀取操作之前和之后，可以利用預充電電壓對位線BL和互補位線BLB預充電。因此，位線BL和互補位線BLB的電壓電平可以各自為1/2VCC。

當單元數據CD處于第一狀態HS時，單元電平(換句話說，單元電容器CC的電壓電平)可以是VCC。當電荷共享操作在點t1開始時，電荷從存儲器單元MC移動到位線BL，并且位線BL的電壓電平可以增大。位線BL和互補位線BLB之間的電壓差可以增加到大于位線感測放大器BLSA的閾值。

當位線感測放大器BLSA的放大操作在點t2開始時，位線BL的電壓電平可以被放大到VCC，并且互補位線BLB的電壓電平可以被放大到VSS。在點t3之后，例如，在時段TP3期間，位線BL的電壓電平(即VCC)可以被感測和輸出。因為位線BL的電壓電平高于第一參考電壓VREF1，所以單元數據CD可以被確定為處于第一狀態“1”。

當單元數據CD處于第二狀態LS時，單元電平(換句話說，單元電容器CC的電壓電平)可以是VSS。當電荷共享操作在點t1開始時，電荷從位線BL移動到存儲器單元MC，并且位線BL的電壓電平可以減小。位線BL和互補位線BLB之間的電壓差可以增加到大于位線感測放大器BLSA的閾值。

當位線感測放大器BLSA的放大操作在點t2開始時，位線BL的電壓電平可以被放大到VSS，并且互補位線BLB的電壓電平可以被放大到VCC。在點t3之后，例如，在時段TP3期間，位線BL的電壓電平(即VSS)可以被感測和輸出。因為位線BL的電壓電平低于第二參考電壓VREF2，所以單元數據CD可以被確定為處于第二狀態“0”。

當單元數據CD處于第三狀態MS時，單元電平可以是1/2VCC。因此，當電荷共享操作在點t1開始時，位線BL的電壓電平幾乎不改變，并且在點t2處，位線BL和互補位線BLB之間的電壓差可以小于位線感測放大器BLSA的閾值。因此，即使位線感測放大器BLSA的放大操作開始，位線BL或者互補位線BLB也可以不被放大(或者僅僅非常輕微地放大)，從而位線BL和互補位線BLB之間的電壓差可以維持在小于位線感測放大器BLSA的閾值的水平。在點t3之后，例如，在時段TP3期間，位線BL的電壓電平(與1/2VCC相同或者相似)可以被感測和輸出。因為位線BL的電壓電平低于第一參考電壓VREF1并且高于第二參考電壓VREF2，所以單元數據CD可以被確定為處于第三狀態“X”。

圖3是示出根據本發明構思的示范性實施例的存儲器器件100a的框圖。

參考圖3，存儲器器件100a可以包括存儲器單元陣列110、感測電路120、和輸出電路130。包括存儲器單元陣列110、感測電路120、和輸出電路130的結構可以被稱為存儲器核。

存儲器單元陣列110可以包括多個存儲器單元MC，并且每個存儲器單元MC可以存儲數據。以上已經參考圖1描述了存儲器單元陣列110和存儲器單元MC，因此它們的詳細描述將被省略。

感測電路120可以包括位線感測放大器121、后感測電路122、和充電電路123。

位線感測放大器121可以連接在位線BL和互補位線BLB之間，并且可以基于經由第一電源線LA和第二電源線LAB施加的驅動電壓來感測和放大位線BL和互補位線BLB之間的電壓差。當第一電源電壓VCC和第二電源電壓VSS作為驅動電壓經由第一電源線LA和第二電源線LAB被施加時，位線感測放大器121可以執行放大操作。

后感測電路122可以響應于啟用信號PSEN來感測通過使用位線感測放大器121放大的位線BL的電壓電平，以及生成位線充電信號BLCS(在下文中被稱為‘充電信號’)。后感測電路122可以基于第一參考電壓和第二參考電壓來感測位線BL的電壓電平。第一參考電壓的電壓電平可以高于1/2VCC，而第二參考電壓的電壓電平可以低于1/2VCC。根據本發明構思的示范性實施例，第一參考電壓和第二參考電壓可以被從感測電路120的外部接收，例如，被從存儲器器件100a的發生器接收。根據本發明構思的示范性實施例，第一參考電壓和第二參考電壓可以在后感測電路122內部生成。

充電電路123可以均衡(equalize)位線BL和互補位線BLB，并且可以利用預充電電壓VBL對位線BL和互補位線BLB預充電。根據本發明構思的示范性實施例，充電電路123可以響應于從存儲器器件100的控制邏輯接收的均衡信號BLEQ或者從后感測電路122接收的充電信號BLCS，將預充電電壓VBL施加在位線BL和互補位線BLB。

輸出電路130可以響應于選擇信號CS而輸出位線BL和互補位線BLB的電壓。輸出電路130可以包括輸出晶體管MN21和MN22，其分別地連接到位線BL和互補位線BLB并且基于選擇信號CS來輸出位線BL和互補位線BLB的電壓。

當讀取存儲器單元MC的單元數據時，充電電路123可以響應于均衡信號BLEQ而均衡位線BL和互補位線BLB，并且對位線BL和互補位線BLB預充電。當字線啟用電壓被施加到字線WL時，通過位線BL和存儲器單元MC之間的電荷共享，可以在位線BL和互補位線BLB之間生成電壓差。位線感測放大器121感測和放大位線BL和互補位線BLB之間的電壓差，并且后感測電路122可以感測位線BL的放大的電壓電平。

如果位線BL的電壓電平處于預定的第一電壓范圍中，則后感測電路122可以激活充電信號BLCS。第一電壓范圍可以是包括預充電電壓VBL的電壓范圍。例如，位線感測放大器121的第一參考電壓和第二參考電壓之間的電壓范圍可以被設定為第一電壓范圍。當位線BL的電壓電平處于第一電壓范圍中時，后感測電路122可以輸出充電信號，并且充電電路123可以響應于感測信號而將預充電電壓VBL施加在位線BL和互補位線BLB。根據本發明構思的示范性實施例，后感測電路122可以包括額外的充電電路，并且可以基于充電信號BLCS將預充電電壓VBL施加在位線BL。

當存儲在存儲器單元MC中的單元數據CD處于第三狀態MS時，位線BL的放大的電壓電平可以低于第一參考電壓并且高于第二參考電壓。換句話說，位線BL的放大的電壓電平可以處于第一電壓范圍中。因此，當單元數據CD處于第三狀態MS時，后感測電路122可以輸出激活的充電信號BLCS，并且預充電電壓VBL可以被施加到位線BL和互補位線BLB。根據本發明構思的示范性實施例，當位線BL的電壓電平處于第一電壓范圍中時，位線感測放大器121的放大操作可以被停止。位線BL和互補位線BLB可以具有預充電電壓VBL的電壓電平。

當單元數據CD處于第一狀態HS或者第二狀態LS時，位線感測放大器121可以將位線BL和互補位線BLB放大到第一電源電壓或者第二電源電壓。位線BL和互補位線BLB可以具有第一電源電壓或者第二電源電壓的電壓電平。因此，位線BL的放大的電壓電平可以等于或高于第一參考電壓或者等于或低于第二參考電壓。

接下來，輸出電路130可以響應于選擇信號CS而輸出位線BL和互補位線BLB的電壓。位線BL的電壓電平可以作為單元數據CD被輸出。

如上所述，在根據本示范性實施例的存儲器器件100a中，后感測電路122可以感測位線BL的電壓電平是否已經達到第一參考電壓或者第二參考電壓。如果位線BL的電壓電平還沒有達到第一參考電壓或者第二參考電壓，換句話說，如果位線BL的電壓電平處于第一電壓范圍中，則單元數據CD可以被確定為處于第三狀態，并且預充電電壓VBL可以被施加到位線BL和互補位線BLB。

因此，當在感測點處位線BL的電壓電平已經達到第一參考電壓時，存儲器器件100a可以確定單元數據CD處于第一狀態；并且當在感測點處位線BL的電壓電平已經達到第二參考電壓時，存儲器器件100a可以確定單元數據CD處于第二狀態。此外，當在感測點處位線BL的電壓電平還沒有達到第一參考電壓或者第二參考電壓時，存儲器器件100a可以確定單元數據CD處于第三狀態。

圖4是示出根據本發明構思的示范性實施例的圖3的存儲器器件100a的位線BL和互補位線BLB的電壓電平的圖形。圖4示出了當圖3的存儲器器件100a執行讀取操作時、根據存儲在存儲器單元MC中的單元數據CD的位線BL和互補位線BLB的電壓電平。

參考圖4，電荷共享可以在時段TP1期間被執行，并且位線感測放大器BLSA的放大操作可以在時段TP2期間被執行。在時段TP3期間，位線BL的放大的電壓電平可以被感測和輸出，并且預充電電壓可以被施加到位線BL和互補位線BLB。位線BL的電壓可以在時段TP4期間被輸出。

在點t1之前，充電電路123可以響應于均衡信號BLEQ而利用預充電電壓對位線BL和互補位線BLB預充電。預充電電壓可以是1/2VCC。因此，可以利用1/2VCC對位線BL和互補位線BLB的電壓進行預充電。

電荷共享操作在點t1處開始。當單元數據CD處于第一狀態“1”時，位線BL的電壓電平可以增加，并且位線BL和互補位線BLB之間的電壓差可以增加到大于位線感測放大器BLSA的閾值電壓差。當單元數據CD處于第二狀態“0”時，位線BL的電壓電平可以減小，并且位線BL和互補位線BLB之間的電壓差可以增加到大于位線感測放大器BLSA的閾值電壓差。當單元數據CD處于第三狀態“X”時，位線BL的電壓電平幾乎不改變，并且位線BL和互補位線BLB之間的電壓差可以小于位線感測放大器BLSA的閾值電壓差。

當位線感測放大器BLSA的放大操作在點t2處開始時，以及當單元數據CD處于第一狀態“1”或者第二狀態“0”時，位線BL的電壓電平可以被放大到VCC或者VSS。當單元數據CD處于第三狀態“X”時，位線BL的電壓電平可以幾乎不改變，或者與當單元數據CD處于第一狀態“1”或者處于第二狀態“0”時相比僅僅非常輕微地改變。

在點t3處，后感測電路122可以將位線BL的電壓電平與第一參考電壓VREF1和第二參考電壓VREF2進行比較，并且當位線BL的電壓電平低于第一參考電壓VREF1并且高于第二參考電壓VREF2時，后感測電路122可以激活充電信號BLCS。第一參考電壓VREF1可以高于1/2VCC，而第二參考電壓VREF2可以低于1/2VCC。根據本發明構思的示范性實施例，第一參考電壓VREF1可以等于或高于位線感測放大器121的第一閾值電壓，而第二參考電壓VREF2可以等于或低于位線感測放大器121的第二閾值電壓。

當單元數據CD處于第一狀態“1”時，位線BL的電壓電平可以等于或高于第一參考電壓VREF1，并且當單元數據CD處于第二狀態“0”時，位線BL的電壓電平可以等于或低于第二參考電壓VREF2。當單元數據CD處于第三狀態“X”時，位線BL的電壓電平可以低于第一參考電壓VREF1并且高于第二參考電壓VREF2。當位線BL的電壓電平低于第一參考電壓VREF1并且高于第二參考電壓VREF2時，后感測電路122可以確定單元數據CD處于第三狀態“X”并且激活充電信號BLCS。充電電路123可以響應于充電信號BLCS而將預充電電壓VBL施加在位線BL和互補位線BLB。因此，位線BL的電壓電平可以是1/2VCC。

因為在點t4處選擇信號CS被激活，所以位線BL和互補位線BLB的電壓可以在時段TP4期間被輸出。在預定的時間段之后，在點t6處，位線BL和互補位線BLB可以被再次預充電。存儲器器件100a(圖3)可以基于在點t4處輸出的位線BL的電壓電平或者位線BL和互補位線BLB的電壓電平的組合，來確定存儲在存儲器單元MC中的單元數據CD的狀態。當位線BL的電壓電平是VCC時，存儲器器件100a可以確定單元數據CD處于第一狀態；當位線BL的電壓電平是VSS時，存儲器器件100a可以確定單元數據CD處于第二狀態；當位線BL的電壓電平是1/2VCC時，存儲器器件100a可以確定單元數據CD處于第三狀態。

圖5是根據本發明構思的示范性實施例的感測電路120的電路圖。為了方便例示，存儲器單元MC也被示出。

參考圖5，感測電路120a可以包括位線感測放大器121a、后感測電路122a、和充電電路123a。

位線感測放大器121a可以包括第一反相器INV1和第二反相器INV2，并且感測位線BL和互補位線BLB之間的電壓差，并且放大電壓差。在字線啟用電壓被施加到字線WL并且電荷共享在存儲器單元MC和位線BL之間被執行之后，諸如第一電源電壓VCC和第二電源電壓VSS的驅動電壓可以被施加到第一電源線LA和第二電源線LAB。第一反相器INV1和第二反相器INV2可以基于第一電源電壓VCC和第二電源電壓VSS執行反相操作。

第一反相器INV1可以包括一對晶體管，其包括PMOS晶體管MP1和NMOS晶體管MN1，并且可以將經由位線BL接收的輸入電壓反相，并且將反相后的電壓輸出到互補位線BLB。

第二反相器INV2可以包括一對晶體管，其包括PMOS晶體管MP2和NMOS晶體管MN2，并且可以將經由互補位線BLB接收的輸入電壓反相，并且將反相后的電壓輸出到位線BL。

位線BL和互補位線BLB之間的電壓差可以經由第一反相器INV1和第二反相器INV2的反相操作而被感測和放大。位線BL和互補位線BLB的電壓電平可以被放大到VCC或者VSS。

因為第一反相器INV1和第二反相器INV2的輸入和輸出是根據彼此，所以當在位線BL和互補位線BLB之間生成電壓差時，第一反相器INV1和第二反相器INV2可以通過彼此交互而放大位線BL和互補位線BLB之間的電壓差。如果位線BL的電壓與互補位線BLB的電壓相同，或者如果位線BL和互補位線BLB之間的電壓差小于根據第一反相器INV1和第二反相器INV2的物理特性(例如，晶體管之間的失配)的閾值，則第一反相器INV1和第二反相器INV2的輸出可以彼此相同或者相似，并且因此，第一反相器INV1和第二反相器INV2可以不執行反相放大操作。

在位線感測放大器121a的放大操作被執行之前，互補位線BLB的電壓電平可以是1/2VCC。當位線BL和互補位線BLB之間的電壓差等于或高于閾值時，位線BL的電壓電平可以等于或高于第一閾值電壓或者等于或低于第二閾值電壓。第一閾值電壓高于1/2VCC，而第二閾值電壓低于1/2VCC。當位線BL的電壓電平低于第一閾值電壓并且高于第二閾值電壓時，位線BL和互補位線BLB之間的電壓差可以小于閾值，從而第一反相器INV1和第二反相器INV2可以不執行反相放大操作。因此，位線BL和互補位線BLB的電壓電平可以與1/2VCC相同或者相似。

后感測電路122a可以包括第一比較器CMP1、第二比較器CMP2、和第一邏輯門LG1。后感測電路122a可以響應于啟用信號PSEN而操作。可以在驅動電壓被施加到位線感測放大器121a之后的預定的時間段之后，換句話說，在感測點處，激活啟用信號PSEN。

第一比較器CMP1可以響應于激活的啟用信號PSEN而對第一參考電壓VREF1和位線BL的電壓進行比較，并且輸出比較結果。當位線BL的電壓低于第一參考電壓VREF1時，第一比較器CMP1可以輸出第一邏輯電平，例如，邏輯高信號，并且當位線BL的電壓等于或高于第一參考電壓VREF1時，第一比較器CMP1可以輸出第二邏輯電平，例如，邏輯低信號。

第二比較器CMP2可以響應于激活的啟用信號PSEN而對第二參考電壓VREF2和位線BL的電壓進行比較，并且輸出比較結果。當位線BL的電壓低于第二參考電壓VREF2時，第二比較器CMP2可以輸出邏輯低信號，并且當位線BL的電壓等于或高于第二參考電壓VREF2時，第二比較器CMP2可以輸出邏輯高信號。

可以通過考慮到預充電電壓VBL以及位線感測放大器121a的第一閾值電壓和第二閾值電壓來設定第一參考電壓VREF1和第二參考電壓VREF2。根據本發明構思的示范性實施例，第一參考電壓VREF1可以是第一閾值電壓和第一電源電壓之間的電壓，而第二參考電壓VREF2可以是第二閾值電壓和第二電源電壓之間的電壓。根據本發明構思的示范性實施例，第一參考電壓VREF1可以是第一閾值電壓和預充電電壓VBL之間的電壓，而第二參考電壓VREF2可以是第二閾值電壓和預充電電壓VBL之間的電壓。

第一邏輯門LG1可以基于第一比較器CMP1和第二比較器CMP2的輸出而生成充電信號BLCS。例如，第一邏輯門LG1可以是“與”門。當第一比較器CMP1的輸出是邏輯高并且第二比較器CMP2的輸出是邏輯高時，第一邏輯門LG1可以激活充電信號BLCS。因此，當位線BL的電壓低于第一參考電壓VREF1并且高于第二參考電壓VREF2時，充電信號BLCS可以被激活。

充電電路123a可以響應于均衡信號BLEQ或者充電信號BLCS而將預充電電壓VBL施加在位線BL和互補位線BLB。充電電路123a可以通過基于在關于存儲器單元MC的讀取操作之前被激活的均衡信號BLEQ而將預充電電壓VBL施加在位線BL和互補位線BLB，來對位線BL和互補位線BLB預充電。此外，當從后感測電路122a輸出的充電信號BLCS被激活時，充電電路123a可以將預充電電壓VBL施加在位線BL和互補位線BLB。因此，位線BL和互補位線BLB的電壓電平可以各自為1/2VCC。

充電電路123a可以包括多個晶體管MN3、MN4、和MN5以及第二邏輯門LG2。例如，所述晶體管是NMOS晶體管。當均衡信號BLEQ或者充電信號BLCS是邏輯高時，第二邏輯門LG2可以輸出邏輯高信號。例如，第二邏輯LG2可以是“或”門。

NMOS晶體管MN3和MN4可以串聯連接在位線BL和互補位線BLB之間，并且NMOS晶體管MN5可以連接在位線BL和互補位線BLB之間。NMOS晶體管MN3、MN4、和MN5可以根據第二邏輯門LG2的輸出而被導通或者截止。當第二邏輯門LG2的輸出是邏輯高時，NMOS晶體管MN3和MN4可以被導通以便將預充電電壓VBL施加在位線BL和互補位線BLB，并且NMOS晶體管MN5可以被導通以便均衡位線BL和互補位線BLB。

圖6是根據本發明構思的示范性實施例的感測電路120b的電路圖。為了方便描述，存儲器單元MC也被示出。

參考圖6，感測電路120b可以包括位線感測放大器121a、后感測電路122b、和充電電路123a。圖6的位線感測放大器121a和充電電路123a與圖5的位線感測放大器121a和充電電路123a相同。因此，將省略對位線感測放大器121a和充電電路123a的描述。

參考圖6，后感測電路122b可以通過使用包括在后感測電路122a內部的元件的物理特性來感測位線BL的電壓電平，并且生成充電信號BLCS。后感測電路122b可以包括多個開關晶體管MP3、MP4、MN6、和MN7、反相器INV、和傳遞元件TG。

PMOS晶體管MP3和NMOS晶體管MN6可以根據位線BL的電壓電平而被導通或者截止。當位線BL的電壓電平等于或高于第一參考電壓時，NMOS晶體管MN6可以被導通，并且當位線BL的電壓電平等于或低于第二參考電壓時，PMOS晶體管MP3可以被導通。第一參考電壓和第二參考電壓是晶體管MP3和MN6在其被導通的閾值電壓，并且可以基于預充電電壓VBL以及PMOS晶體管MP3和NMOS晶體管MN6的閾值電壓來確定。第一參考電壓可以由于NMOS晶體管MN6的閾值電壓而高于1/2VCC，所述1/2VCC是預充電電平VBL的電壓電平，并且第二參考電壓可以由于PMOS晶體管MP3的閾值電壓而低于1/2VCC。

當NMOS晶體管MN6或者PMOS晶體管MP3被導通時，預充電電壓VBL可以被施加在節點N1，從而節點N1的電壓電平可以是1/2VCC。當位線BL的電壓電平低于第一參考電壓并且高于第二參考電壓時，PMOS晶體管MP3和NMOS晶體管MN6可以被截止，并且節點N1可以被浮置。

當啟用信號PSEN被去激活時，互補啟用信號PSENB被激活。NMOS晶體管MN7可以響應于互補啟用信號PSENB而被導通，以便將接地電壓施加到節點N2。節點N2的電壓電平可以是0V。

當啟用信號PSEN被激活時，響應于互補啟用信號PSENB，NMOS晶體管MN7可以被截止，并且PMOS晶體管MP4可以被導通。當節點N1的電壓電平是1/2VCC時，節點N2的電壓電平可以從0V改變為1/2VCC。當節點N1被浮置時，節點N2的電壓電平可以維持在0V。

當輸入電壓是0V時，反相器INV可以輸出邏輯高信號，并且當輸入電壓是1/2VCC時，反相器INV可以輸出邏輯低信號。當啟用信號PSEN被激活時，傳遞元件TG可以輸出反相器INV的輸出作為充電信號BLCS。

如上所述，當啟用信號PSEN被去激活時，后感測電路122b可以輸出被去激活的充電信號BLCS，并且當啟用信號PSEN被激活時，可以基于位線BL的電壓電平而將充電信號BLCS去激活或者激活。當位線BL的電壓電平低于第一參考電壓并且高于第二參考電壓時，后感測電路122b可以輸出被激活的邏輯高充電信號BLCS。

以上參考圖5和圖6具體地描述了感測電路120a和120b。然而，本發明構思的示范性實施例不限于此。例如，以與圖5和圖6的感測電路120a和120b相同或者相似的方式操作的感測電路可以在本發明構思的示范性實施例中被采用。另外，圖5和圖6的感測電路120a和120b可以以各種方式來修改。

圖7A和圖7B是根據本發明構思的示范性實施例的用于描述圖5和圖6的感測電路120a和120b的操作的時序圖。圖7A是當存儲在存儲器單元MC中的單元數據CD處于第一狀態HS時第二電路120b的操作的時序圖，而圖7B是當單元數據CD處于第三狀態MS時感測電路120b的操作的時序圖。

參考圖7A，均衡信號BLEQ可以在點t1之前被激活，并且可以通過充電電路123b的預充電操作對位線BL和互補位線BLB預充電。位線BL和互補位線BLB的電壓電平可以各自為1/2VCC。

當在點t1處字線啟用電壓被施加到字線WL時，充電共享在存儲器單元MC和位線BL之間被執行，以便增大位線BL的電壓電平。

當在點t2處第一電源電壓VCC和第二電源電壓VSS經由第一電源線LA和第二電源線LAB被施加到位線感測放大器121a時，位線感測放大器121a可以感測和放大位線BL和互補位線BLB之間的電壓差dVBL。當單元數據CD處于第一狀態HS時，位線BL和互補位線BLB之間的電壓差dVBL可以等于或高于位線感測放大器121a的閾值，并且因為位線感測放大器121a執行放大操作，所以位線BL可以被放大到VCC，而互補位線BLB可以被放大到VSS。

在點t3處，當啟用信號PSEN被激活時，后感測電路122a或者122b可以基于第一參考電壓VREF1和第二參考電壓VREF2來感測位線BL的電壓電平，以便生成充電信號BLCS。根據本發明構思的示范性實施例，第一參考電壓VREF1和第二參考電壓VREF2可以是從后感測電路122a的外部施加的電壓。根據本發明構思的示范性實施例，第一參考電壓VREF1和第二參考電壓VREF2可以在后感測電路122b內部生成。

由于位線BL的電壓電平高于第一參考電壓VREF1和第二參考電壓VREF2，所以后感測電路122a或者122b可以輸出作為邏輯低的充電信號BLCS。均衡信號BLEQ和充電信號BLCS兩者都是邏輯低，并且因此充電電路123a不執行預充電操作，并且位線BL的電壓可以維持為VCC。

在點t4處，位線BL和互補位線BLB的電壓可以被輸出。由于位線BL的電壓是VCC，所以單元數據可以被確定為處于第一狀態HS。接下來，由于讀取操作完成，所以均衡信號BLEQ可以被再次激活，從而位線BL和互補位線BLB被再次預充電。

當參考圖7B時，當單元數據CD處于第三狀態MS時，位線BL的單元電平和電壓電平與預充電電壓VBL的電壓電平相同，并且因此，在時段TP1中，換句話說，在電荷共享時段期間，位線BL的電壓電平可以幾乎不改變。當在點t2處第一電源電壓VCC和第二電源電壓VSS被施加在位線感測放大器121a時，位線BL和互補位線BLB之間的電勢差小，并且可以低于閾值電壓差。在這種情況下，位線感測放大器121a可以不執行正常的放大操作，并且位線BL和互補位線BLB的電壓電平可以幾乎不被放大。位線BL和互補位線BLB之間的電壓差可以由于位線感測放大器121a的內部元件之間的失配而僅僅逐步地增大。

在圖7B的點t3處，當啟用信號PSEN被激活時，后感測電路122a和122b可以將位線BL的電壓電平與第一參考電壓VREF1和第二參考電壓VREF2中的每一個進行比較。因為位線BL的電壓電平低于第一參考電壓VREF1并且高于第二參考電壓VREF2，所以后感測電路122a和122b可以輸出邏輯高充電信號BLCS。由于充電信號BLCS是邏輯高，所以充電電路123a可以將預充電電壓VBL施加在位線BL和互補位線BLB。在點t3之后，位線BL和互補位線BLB的電壓電平可以是1/2VCC。

在圖7B的點t4處，位線BL和互補位線BLB的電壓電平可以被輸出。1/2VCC可以作為位線BL和互補位線BLB的電壓電平被輸出。因此，單元數據可以被確定為處于第三狀態MS。

當單元數據CD處于第二狀態LS時，感測電路120a的操作類似于當單元數據CD處于第一狀態HS時感測電路120a的操作。因此，將省略單元數據CD處于第二狀態LS的情況的描述。

圖7A和圖7B還示出了第二邏輯門LG2的輸出。例如，在圖7A中，在t1之前和t6之后，第二邏輯門LG2的輸出為高，并且在t1之后直至t6，第二邏輯門LG2的輸出為低。在圖7B中，第二邏輯門LG2的輸出為低。

圖8是示出根據本發明構思的示范性實施例的位線感測放大器121b的電路圖。

當從圖3、圖5、和圖6的后感測電路122、122a、或者122b輸出的充電信號BLCS被激活時，圖8的位線感測放大器121b可以停止反相放大操作。

參考圖8，位線感測放大器121b可以包括第一反相器INV1和第二反相器INV2以及操作控制器OPC。

操作控制器OPC可以控制位線感測放大器121b的反相放大操作。操作控制器OPC可以包括邏輯門LG、第三反相器INV3、以及開關晶體管MN31和MN32。

第三反相器INV3可以將充電信號BLCS反相，并且輸出反相后的充電信號BLCS作為互補充電信號BLCSB。邏輯門LG可以基于互補充電信號BLCSB和外部放大啟用信號APENE來生成放大啟用信號APEN。當互補充電信號BLCSB和外部放大啟用信號APENE為邏輯高時，邏輯門LG可以輸出邏輯高放大啟用信號APEN。

操作控制器OPC可以包括分別連接到位線BL和互補位線BLB的開關晶體管MN31和MN32。開關晶體管MN31和MN32可以是NMOS晶體管。NMOS晶體管MN31和MN32可以響應于放大啟用信號APEN而被導通或者截止。當放大啟用信號APEN是邏輯高時，NMOS晶體管MN31可以連接第一反相器INV1的輸出節點和第二反相器INV2的輸入節點，并且NMOS晶體管MN32可以連接第二反相器INV2的輸出節點和第一反相器INV1的輸入節點。

當操作控制器OPC的開關晶體管MN31和MN32被導通時，第一反相器INV1和第二反相器INV2可以分別地接收位線BL和互補位線BLB的電壓，并且經由相互反相操作來放大位線BL和互補位線BLB之間的電壓差。圖8的位線感測放大器121b是圖5的位線感測放大器121a的修改的示例，并且圖8的第一反相器INV1和第二反相器INV2的操作與圖5的位線感測放大器121a的第一反相器INV1和第二反相器INV2的操作相同，并且因此，將省略重復的描述。

在存儲器單元和位線BL之間執行電荷共享之后，外部放大啟用信號APENE可以從邏輯低過渡到邏輯高。在位線BL的電壓被輸出之后，外部放大啟用信號APENE可以從邏輯高過渡到邏輯低。例如，在圖7A和圖7B的時段TP2、TP3、和TP4期間，外部放大啟用信號APENE可以是邏輯高。在圖7A和圖7B的時段TP3和TP4期間，互補充電信號BLCSB可以根據單元數據而為邏輯低。例如，如圖7A中所示，當單元數據CD處于第一狀態HS或者第二狀態LS時，充電信號BLCS可以具有低電平，并且互補充電信號BLCSB可以是高電平。因此，在關于存儲器單元的讀取操作期間，在執行電荷共享之后，位線感測放大器121b的反相放大操作可以被執行。然而，如圖7B中所示，當單元數據CD處于第三狀態MS時，位線感測放大器121b的反相放大操作可以響應于作為高電平的充電信號BLCS而被停止。

圖9是根據本發明構思的示范性實施例的操作存儲器器件的方法的流程圖。

圖9的操作存儲器器件的方法對應于將單元數據寫入圖2的存儲器器件100或者圖3的存儲器器件100a的存儲器單元MC以及從其讀取單元數據的方法。參考圖1到圖8提供的描述可以應用在根據本示范性實施例的操作存儲器器件的方法。

參考圖9，在操作S210，單元數據可以被寫入存儲器單元。單元數據可以具有至少三個狀態之一。當字線電壓被施加在連接到存儲器單元的字線以使得存儲器單元和位線彼此連接時，分別與所述單元數據的所述至少三個狀態之一相對應的至少三個電壓之一可以被施加在位線，由此寫入單元數據。根據本發明構思的示范性實施例，單元數據可以具有第一狀態到第三狀態之一：第一電源電壓可以響應于單元數據的第一狀態而被施加在位線；第二電源電壓可以響應于單元數據的第二狀態而被施加在位線；而第三電源電壓可以響應于單元數據的第三狀態而被施加在位線。第三電源電壓可以是第一電源電壓和第二電源電壓的均值。

在單元數據被寫入之后，在操作S220，位線和互補位線可以被預充電。通過將預充電電壓施加在位線和互補位線，位線可以被預充電。互補位線也可以被預充電。根據本發明構思的示范性實施例，作為第一電源電壓和第二電源電壓之間的中間電平的第三電源電壓可以被用作預充電電壓。

接下來，可以執行下面的操作以便從存儲器單元讀取存儲在存儲器單元中的單元數據。

在操作S230，電荷共享可以在存儲器單元和位線之間被執行。當字線啟用電壓被施加到字線時，存儲器單元和位線被連接，并且電荷共享可以在存儲器單元和位線之間被執行。存儲器單元的電壓電平可以等于根據單元數據的狀態(例如，第一狀態到第三狀態之一)而施加在位線的電壓的電壓電平。存儲器單元的電壓電平可以根據存儲在存儲器單元中的單元數據而高于或低于預充電的位線的電壓電平，或者可以等于預充電的位線的電壓電平。如果存儲器單元的電壓電平高于或低于位線的電壓電平，則位線的電壓電平可以通過電荷共享而被增大或減小。因此，可以在位線和互補位線之間生成電壓差。

在操作S240，位線和互補位線之間的電壓差可以被感測和放大。當位線的電壓電平等于或高于第一閾值電壓或者等于或低于第二閾值電壓時，位線和互補位線之間的電壓差等于或高于閾值。因此，位線的電壓電平可以被放大到第一電源電壓或者第二電源電壓，并且互補位線的電壓電平可以被放大到第二電源電壓或者第一電源電壓。

在操作S250，位線的電壓電平可以被感測，并且位線的電壓電平是否被包括在多個電壓范圍當中的中間電壓范圍中可以被確定。可以基于第一參考電壓和第二參考電壓來感測位線的電壓電平。根據本發明構思的示范性實施例，所述多個電壓范圍可以包括第一電壓范圍、第二電壓范圍、和第三電壓范圍。第一到第三電壓范圍可以基于第一參考電壓和第二參考電壓來區分。第一電壓范圍是在第一參考電壓和第二參考電壓之間的電壓范圍。第二電壓范圍可以是在第一電源電壓和第一參考電壓之間的電壓范圍。第三電壓范圍可以是在第二參考電壓和第二電源電壓之間的電壓范圍。第一電壓范圍可以是中間電壓范圍。位線的電壓電平是否被包括在第一電壓范圍中，換句話說，位線的電壓電平是否低于第一參考電壓和高于第二參考電壓，可以被確定。當位線的電壓電平被包括在多個電壓范圍當中的中間電壓范圍中時，單元數據可以被確定為處于第三狀態。否則，單元數據可以被確定為處于第一狀態或者第二狀態。

當位線的電壓電平被包括在中間電壓范圍中時，在操作S260，預充電電壓可以被施加到位線。預充電電壓可以是第一電源電壓和第二電源電壓之間的中間電平。如果位線的電壓電平不被包括在中間電壓范圍中，換句話說，如果位線的電壓電平等于或高于第一參考電壓或者等于或低于第二參考電

壓，則施加預充電電壓的操作S260可以被省略，并且操作S270可以在操作S250之后被立即執行。

接下來，在操作S270，可以通過輸出位線的電壓來輸出單元數據。如果位線的電壓電平被包括在第二電壓范圍或者第三電壓范圍中，則位線的電壓電平可以被放大到第一電源電壓或者第二電源電壓。位線的輸出電壓電平可以是VCC或者VSS，并且單元數據可以被確定為處于第一狀態或者第二狀態。當位線的電壓電平被包括在第一電壓范圍中時，因為預充電電壓被施加，所以位線的輸出電壓電平可以是1/2VCC，并且單元數據可以被確定為處于第三狀態。

圖10是根據本發明構思的示范性實施例的、操作存儲器器件的方法的流程圖。圖10的操作存儲器器件的方法對應于將單元數據寫入圖2的存儲器器件100或者圖3的存儲器器件100a的存儲器單元MC以及從所述存儲器單元MC讀取單元數據的方法。因此，參考圖1到圖9提供的描述可以應用在根據本示范性實施例的操作存儲器器件的方法。

參考圖10，在操作S310，當對于存儲器單元的讀取被請求時，電荷共享可以在存儲器單元和位線之間被執行。在執行電荷共享之前，位線和互補位線的電壓電平可以是相同的。位線的電壓電平可以由于電荷共享而改變，并且因此，可以在位線和互補位線之間生成電壓差。

在電荷共享之后，在操作S320，位線感測放大器(例如，圖3的位線感測放大器121)可以被開啟。例如，第一電源電壓和第二電源電壓可以作為驅動電壓被施加在位線感測放大器，并且位線感測放大器被電連接至位線和互補位線，并且因此位線感測放大器可以被開啟。位線感測放大器可以感測和放大位線和互補位線之間的電壓差。

在操作S330，位線的電壓電平是否低于第一參考電壓并且高于第二參考電壓可以被確定。換句話說，可以確定單元數據是否處于第三狀態。后感測電路(例如，圖3的后感測電路122)可以將通過使用位線感測放大器來放大的位線的電壓電平與第一參考電壓和第二參考電壓中的每一個進行比較，以便確定位線的電壓電平是否是在第一參考電壓和第二參考電壓之間的電壓電平。當位線的電壓電平低于第一參考電壓和高于第二參考電壓時，后感測電路可以生成激活的位線充電信號。

當位線的電壓電平低于第一參考電壓并且高于第二參考電壓時，在操作S340，預充電電壓可以被施加到位線。響應于激活的位線充電信號，充電電路(例如，圖3的充電電路123)可以將預充電電壓施加在位線和互補位線。

此外，在操作S350，位線感測放大器可以被關閉。由于位線感測放大器響應于激活的位線充電信號而從位線和互補位線斷開電連接，所以位線感測放大器可以被關閉。如果位線的電壓電平等于或高于第一參考電壓或者等于或低于第二參考電壓，則位線感測放大器可以繼續執行放大操作。

關閉位線感測放大器的操作S350可以在施加預充電電壓的操作S340之前被執行。此外，關閉位線感測放大器的操作S350和施加預充電電壓的操作S340可以被同時執行。

接下來，在操作S360，位線的電壓電平可以被輸出。在先前的操作中，如果位線的電壓電平等于或高于第一參考電壓或者等于或低于第二參考電壓，換句話說，如果單元數據處于第一狀態或者第二狀態，則位線的電壓可以被放大到第一電源電壓或者第二電源電壓。如果位線的電壓電平低于第一參考電壓并且高于第二參考電壓，換句話說，如果單元數據處于第三狀態，則位線的電壓可以是預充電電壓，例如，第三電源電壓。因此，第一電源電壓、第二電源電壓、和第三電源電壓之一的電壓電平可以被輸出。例如，VCC、VSS、和1/2VCC之一可以被輸出。單元數據的狀態可以基于輸出電壓來確定。

圖11是示出根據本發明構思的示范性實施例的存儲器器件100b的框圖。

參考圖11，存儲器器件100b可以包括存儲器單元陣列110、讀/寫電路150、和數據轉換電路160。存儲器器件100b可以從外部接收N位數據BIT[N:1]，并且將所述N位數據BIT[N:1]存儲在M個存儲器單元MC1到MCm中。M是等于或大于2的自然數，而N是大于M的自然數。

數據轉換電路160可以將N位數據BIT[N:1]轉換為M條單元數據CD[M:1]或者將M條單元數據CD[M:1]轉換為N位數據BIT[N:1]。N位數據BIT[N:1]是數字數據BIT，而數字數據BIT可以具有兩個狀態‘0’和‘1’之一。單元數據CD可以是具有至少三個狀態之一的多級數據。單元數據CD的狀態的數量多于數字數據BIT的狀態的數量，并且因此，單元數據CD的條數小于數字數據BIT的條數。根據本發明構思的示范性實施例，單元數據CD可以具有第一狀態HS、第二狀態LS、或者第三狀態MS，并且數據轉換電路160可以將三位數據BIT[3:1]轉換為兩條單元數據CD[2:1]、以及將兩條單元數據CD[2:1]轉換為三位數據BIT[3:1]。下面將參考圖12和圖13更詳細地描述數據轉換電路160的轉換操作。

寫/讀電路150可以將單元數據CD寫入存儲器單元MC或者從存儲器單元MC讀取單元數據CD。存儲器單元MC可以是用于存儲多級數據的多級存儲器單元。每個存儲器單元MC可以具有與單元數據CD相對應的至少三個狀態之一。如上參考圖2A所述，寫/讀電路150可以通過將與單元數據CD的狀態相對應的電壓施加在位線BL來將單元數據CD寫入存儲器單元MC。此外，寫/讀電路150可以通過使用根據存儲在存儲器單元MC中的單元數據CD的狀態的位線BL的電壓電平的變化速度、以及如上參考圖1到圖10所述的位線感測放大器的放大特性，來讀取單元數據CD。為此目的，寫/讀電路150可以包括以上參考圖2A到圖8所述的感測電路120、120a、或者120b。感測電路120、120a、或者120b可以連接到位線BL(1)到BL(M)中的每一個。

如上所述，由于數據轉換電路160將接收到的N位數據BIT[N:1]轉換為M條單元數據(M:1)，并且寫/讀電路150將M條單元數據(M:1)寫入M個存儲器單元MC(1)到MC(M)，所以N位數據BIT[N:1]可以被存儲在M個存儲器單元MC(1)到MC(M)中。此外，由于寫/讀電路150從M個存儲器單元MC(1)到MC(M)讀取M條單元數據(M:1)，并且數據轉換電路160將M條單元數據(M:1)轉換為N位數據BIT[N:1]，所以N位數據BIT[N:1]可以從M個存儲器單元MC(1)到MC(M)被輸出。

根據本示范性實施例的存儲器器件100b，通過將多級數據存儲在存儲器單元MC中，存儲容量可以增加或者存儲器單元陣列的布局區域可以減小。

圖12是示出根據本發明構思的示范性實施例的存儲器器件100c的框圖。

參考圖12，存儲器器件100c可以包括存儲器單元陣列110c、讀電路151、數據轉換電路160、和緩沖器170。存儲器器件100c可以基于從兩個存儲器單元MC1和MC2輸出的單元數據CD1和CD2生成第一到第三三位數據BIT1、BIT2、和BIT3。

存儲器單元陣列110c可以包括多個單位單元(unit cell)UCELL，并且寫入操作或者讀取操作可以在所述單位單元UCELL中的每一個上單獨地執行。單位單元UCELL可以包括第一存儲器單元MC1和第二存儲器單元MC2。在本發明構思的示范性實施例中，第一存儲器單元MC1和第二存儲器單元MC2可以彼此相鄰，或者可以是被包括在相同的存儲塊中的非相鄰的存儲器單元。第一存儲器單元MC1和第二存儲器單元MC2可以對應于圖2A中所示的存儲器單元MC。在圖12中，T1對應于晶體管。

讀電路151可以包括分別地連接到第一位線BL1和第二位線BL2的第一感測電路120_1和第二感測電路120_2，并且可以從單位單元UCELL讀取第一單元數據CD1和第二單元數據CD2。第一感測電路120_1和第二感測電路120_2可以是參考圖2A到圖8描述的感測電路120、120a、或者120b。

數據轉換電路160可以組合第一單元數據CD1和第二單元數據CD2的三個狀態HS、LS、和MS，以便生成第一到第三位數據BIT1、BIT2、和BIT3，并且可以輸出第一到第三位數據BIT1、BIT2、和BIT3。第一到第三位數據BIT1、BIT2、和BIT3可以被存儲在緩沖器170中。

在圖12中，單元數據CD的三個狀態被指示為‘1’、‘0’、和‘X’第一到第三位數據BIT1、BIT2、和BIT3可以根據第一單元數據CD1的三個狀態和第二單元數據CD2的三個狀態的組合而生成。當第一單元數據CD1和第二單元數據CD2兩者都處于第三狀態(‘X’)時，不存在相應的第一到第三位數據BIT1、BIT2、和BIT3。當第一單元數據CD1和第二單元數據CD2兩者都處于第三狀態(‘X’)時，數據轉換電路160可以確定讀取錯誤發生。根據本發明構思的示范性實施例，數據轉換電路160可以輸出讀取錯誤生成信號。根據本發明構思的示范性實施例，數據轉換電路160可以輸出圖12中所示的第一到第三位數據BIT1、BIT2、和BIT3的八個組合之一，而不管讀取錯誤的發生。

圖13是示出根據本發明構思的示范性實施例的數據轉換電路160a的框圖。根據本示范性實施例的數據轉換電路160a可以是模數轉換器(ADC)。如上參考圖2A到圖8所述，位線的電壓電平，諸如VCC、VSS、和1/2VCC，可以作為被單元數據CD輸出。如圖13中所示，數據轉換電路160a可以將分別代表第一單元數據CD1和第二單元數據CD2的第一單元數據電壓VCD1和第二單元數據電壓VCD2的組合轉換為第一到第三位數據BIT1、BIT2、和BIT3。圖13中的表格示出了第一單元數據CD1和第二單元數據CD2的值以及與第一單元數據CD1和第二單元數據CD2相對應的第一到第三位數據BIT1、BIT2、和BIT3的值。

圖14是示出根據本發明構思的示范性實施例的數據轉換電路160b的框圖。

參考圖14，數據轉換電路160b可以包括ADC 161和數據轉換邏輯162。數據轉換電路160b可以將第一單元數據CD1和第二單元數據CD2中的每一個轉換為兩位數字數據。第一單元數據CD1可以被轉換為第一轉換數據CCD1[1:0]，而第二單元數據CD2可以被轉換為第二轉換數據CCD2[1:0]。數據轉換邏輯162可以將第一轉換數據CCD1[1:0]和第二轉換數據CCD2[1:0]轉換為第一到第三位數據BIT1、BIT2、和BIT3。

圖15A和圖15B是示出根據本發明構思的示范性實施例的圖14的模數轉換器(ADC)161的電路圖。

參考圖15A，ADC 161a可以包括第一比較器CMP21和第二比較器CMP22。第一比較器CMP21可以將單元數據CD與第一比較電壓VCMP1進行比較以輸出比較結果CCD[1]，并且第二比較器CMP22可以將單元數據CD與第二比較電壓VCMP2進行比較以輸出比較結果CCD[0]。

第一比較電壓VCMP1的電壓電平可以是2/3VCC，而第二比較電壓VCMP2的電壓電平可以是1/3VCC。因此，當單元數據CD處于第一狀態“1”時，轉換數據CCD[1:0]可以被輸出為‘11’，而當單元數據CD處于第二狀態“0”時，轉換數據CCD[1:0]可以輸出為‘00’，并且當單元數據CD處于第三狀態“X”時，轉換數據CCD[1:0]可以輸出為‘01’。這被反映在圖15A的表格中。

根據本發明構思的示范性實施例，ADC 161a可以順序地接收單元數據CD1和單元數據CD2，然后順序地輸出第一轉換數據CCD[1:0]和第二單元數據CD2。

參考圖15B，ADC 161b可以包括第一比較器CMP21和第二比較器CMP22。不同于圖15A，圖15B的ADC 161b可以基于單一比較電壓VCMP將單元數據轉換為兩位數字數據。第一比較器CMP21和第二比較器CMP22中的每一個可以接收單元數據CD和互補單元數據CDB作為輸入。單元數據CD可以是位線BL的電壓電平，而互補單元數據CDB可以是互補位線BLB的電壓電平。

第一比較器CMP21可以將單元數據CD與比較電壓VCMP進行比較以輸出比較結果CCD[1]，而第二比較器CMP22可以將互補單元數據CDB與比較電壓VCMP進行比較以輸出比較結果CCD[0]。

比較電壓VCMP的電壓電平可以是2/3VCC。因此，當單元數據CD處于第一狀態“1”時，轉換數據CCD[1:0]可以被輸出為‘10’，而當單元數據CD處于第二狀態“0”時，轉換數據CCD[1:0]可以輸出為‘01’，并且當單元數據CD處于第三狀態“X”時，轉換數據CCD[1:0]可以輸出為‘00’。這被反映在圖15B的表格中。

再次參考圖14，數據轉換邏輯162可以組合第一轉換數據CCD1[1:0]和第二轉換數據CCD2[1:0](其每一個具有三個值之一)以生成第一到第三位數據BIT1、BIT2、和BIT3。

雖然以上參考圖15A和圖15B描述了ADC的示例，但是這些僅僅是示范性是，并且本發明構思不限于此。例如，圖15A和圖15B的ADC電路可以以各種方式修改。

圖16是示出根據本發明構思的示范性實施例的存儲器器件100d的框圖。

參考圖16，存儲器器件100d可以包括核心區R_CORE和外圍區R_PERI。核心區R_CORE可以包括：存儲器單元陣列110d，其包括多個存儲器單元MC1和MC2；讀電路151d，其包括多個感測電路120_1和120_2；數據轉換電路160d；以及本地緩沖器170d。在圖16中，兩個存儲器單元MC1和MC2、兩個感測電路121_1和121_2、一個數據轉換電路160d、和一個本地緩沖器170d被示出以方便描述。輸入/輸出感測放大器180d和輸入輸出緩沖器190d可以排列在外圍區R_PERI中。

讀電路151d可以從第一存儲器單元MC1和第二存儲器單元MC2讀取第一單元數據CD1和第二單元數據CD2，并且數據轉換電路160d可以將所讀取的第一單元數據CD1和第二單元數據CD2轉換為第一到第三位數據BIT1、BIT2、和BIT3。本地緩沖器170d可以緩沖第一到第三位數據BIT1、BIT2、和BIT3，并且將緩沖的位數據發送到排列在外圍區R_PERI中的輸入/輸出感測放大器180d。

輸入/輸出感測放大器180d可以從本地緩沖器170d接收多條數字數據BIT1到BITn。輸入/輸出感測放大器180d可以放大接收到的多條數字數據BIT1到BITn的電壓電平，并且將放大的數字數據BIT1到BITn的電壓電平發送到輸入輸出緩沖器190d。輸入輸出緩沖器190d可以臨時存儲多條數字數據BIT1到BITn，并且可以經由襯墊PAD將多條數字數據BIT1到BITn作為多條讀取數據D1到Dn輸出。

圖17是示出根據本發明構思的示范性實施例的存儲器器件100e的框圖。

參考圖17，存儲器器件100d可以包括核心區R_CORE和外圍區R_PERI。核心區R_CORE可以包括：存儲器單元陣列110e，其包括多個存儲器單元MC1和MC2；和讀電路151e，其包括多個感測電路120_1和120_2。在圖17中，兩個存儲器單元MC1和MC2和兩個感測電路120_1和120_2被示出以方便描述。然而，更多的存儲器單元和感測電路可以被包括在核心區R_CORE中，如信號CDm-1和CDm的輸出所表明的。輸入/輸出感測放大器180e、數據轉換電路160e、和輸入輸出緩沖器190e可以排列在外圍區R_PERI中。不同于圖16的數據轉換電路160d，圖17的數據轉換電路160e可以排列在外圍區R_PERI中。

讀電路151e可以通過使用第一感測電路120_1和第二感測電路120_2從第一存儲器單元MC1和第二存儲器單元MC2讀取第一單元數據CD1和第二單元數據CD2，并且可以將所讀取的第一單元數據CD1和第二單元數據CD2發送到排列在外圍區R_PERI中的輸入/輸出感測放大器180e。

輸入/輸出感測放大器180e可以接收多條單元數據CD1到CDm，并且可以緩沖多條單元數據CD1到CDm、或者放大所述多條單元數據CD1到CDm的電壓電平，并且將所緩沖的單元數據CD1到CDm或者具有放大后的電壓電平的單元數據CD1到CDm發送到數據轉換電路160e。數據轉換電路160e可以將多條單元數據CD1到CDm轉換為多條數字數據BIT1到BITn。數據轉換電路160e可以將第一單元數據CD1和第二單元數據CD2轉換為第一到第三位數據BIT1、BIT2、和BIT3。因此，多個數字數據BIT到BITn的條數可以多于多個單元數據CD1到CDm的條數。數據轉換電路160e可以向輸入輸出緩沖器190e發送多條單元數據BIT到BITn，并且輸入輸出緩沖器190e可以經由襯墊PAD將多條數字數據BIT到BITn作為多條讀取數據D1到Dn輸出。

圖18是根據本發明構思的示范性實施例的操作存儲器器件的方法的流程圖。

圖18描述了根據本發明構思的上述示范性實施例的、通過使用存儲器器件來寫入和讀取數據的方法。因此，以上參考參考圖1到圖16提供的描述也可以應用于根據本示范性實施例的操作存儲器器件的方法。

參考圖18，在操作S410，存儲器器件可以接收N位數據，并且可以在操作S420將N位數據轉換為M條單元數據。M可以是等于或大于2的自然數，而N可以是大于N的自然數，并且單元數據可以具有至少三個狀態之一。根據本發明構思的示范性實施例，通過將三位數據轉換為兩條單元數據，N位數據可以被轉換為M條單元數據。

在操作S430，M條單元數據可以分別地寫入M個存儲器單元。換句話說，M條單元數據被寫入相應的M個存儲器單元。根據操作S410到操作S430，存儲器器件可以將N位數據存儲在M個存儲器單元中。

數據以下面的方式從存儲器單元被讀取。首先，在操作S440，可以從存儲器單元讀取單元數據。可以根據參考圖1到圖10描述的讀取方法來讀取單元數據。可以通過使用根據單元數據的狀態的位線的電壓電平的變化速度和位線感測放大器的放大特性，來讀取多級數據，例如，具有三個電平之一的單元數據。接下來，在操作S450，從M個存儲器單元讀取的M條單元數據可以被轉換為N位數據，并且在操作S460，N位數據被輸出。這里，通過將兩條單元數據轉換為三位數據，M條單元數據可以被轉換為N位數據。根據操作S440到操作S460，存儲器器件可以從M個存儲器單元輸出N位數據。

圖19是示出根據本發明構思的示范性實施例的存儲器器件200的框圖。

參考圖19，存儲器器件200可以包括存儲器單元陣列210、寫/讀電路250、數據轉換電路260、控制邏輯220、地址緩沖器230、和電壓發生器290。存儲器器件200還可以包括行解碼器240、列解碼器270、和輸入/輸出緩沖器280。

存儲器單元陣列210可以包括排列在其中多個位線BL和多個字線WL彼此交叉的區中的多個存儲器單元。存儲器單元可以是用于存儲具有至少三個狀態之一的多級數據的多位單元。根據本發明構思的示范性實施例，多個存儲器單元可以作為單位單元操作。例如，兩個存儲器單元可以作為單位單元操作。寫入和讀取操作可以在包括在單位單元中的存儲器單元上同時執行。

控制邏輯220可以包括命令解碼器221和模式寄存器222，并且可以控制存儲器器件200的一般操作。命令解碼器221可以解碼從外部接收的命令信號CMD，例如，芯片選擇信號/CS、行地址選通/RAS、列地址選通/CAS、寫入啟用信號/WE、和時鐘啟用信號CKE，并且在內部生成解碼的命令信號。模式寄存器222可以響應于用于指定存儲器器件200的操作模式的模式寄存器信號和地址選擇信號ADDR來設定內部寄存器。

地址緩沖器230可以臨時存儲從外部接收的地址選擇信號ADDR。接下來，地址緩沖器230可以將行地址X-ADD發送到行解碼器240，并且將列地址Y-ADDR發送到列解碼器270。

行解碼器240和列解碼器270可以包括多個開關。行解碼器240可以響應于行地址而選擇字線WL，并且列解碼器270可以響應于列地址而選擇位線BL。

輸入/輸出緩沖器280可以將從數據轉換電路260接收的數據輸出到外部，或者可以向數據轉換電路260提供從外部接收的數據。根據本發明構思的示范性實施例，存儲器器件200還可以包括連接到數據轉換電路260和輸入/輸出緩沖器280的輸入/輸出感測放大器。輸入/輸出感測放大器可以放大從數據轉換電路260接收的數據的電壓電平，并且將所述數據發送到輸入/輸出緩沖器280。

數據轉換電路260可以將從存儲器器件200的外部接收的輸入數據轉換為單元數據，或者可以將從存儲器單元陣列210讀取的單元數據轉換為輸出數據，所述輸出數據被輸出到存儲器器件200的外部。所述輸入數據和所述輸出數據可以是具有兩個狀態之一的數字數據，并且單元數據是具有至少三個狀態之一的多級數據。數據轉換電路260可以將N位數字數據轉換為M條單元數據(M是等于或大于2的自然數，而N是大于M的自然數)。

寫/讀電路250可以將從數據轉換電路260接收的單元數據寫入存儲器單元，或者從存儲器單元讀取單元數據并且將所讀取的單元數據提供給數據轉換電路260。寫/讀電路250可以通過將與單元數據的狀態相對應的電壓施加到位線，來將單元數據寫入存儲器單元。此外，寫/讀電路250可以通過使用根據存儲在存儲器單元中的單元數據的狀態的位線的電壓電平的變化速度、和位線感測放大器的放大特性，來讀取具有多級的單元數據。

電壓發生器290可以生成在存儲器器件200中使用的各種電壓。具體地，電壓發生器290可以生成在寫/讀電路250的寫入或者讀取操作中使用的操作電壓Vop1，例如，第一到第三電源電壓VCC、VSS、和HVCC、預充電電壓VBL、第一參考電壓VREF1、或者第二參考電壓VREF2。電壓發生器290可以生成在數據轉換電路260中使用的操作電壓Vop2，例如，第一比較電壓VCMP1、第二比較電壓VCMP2、或者比較電壓VCMP。

圖20是示出根據本發明構思的示范性實施例的存儲器系統1000的框圖。

參考圖20，存儲器系統1000可以包括存儲器控制器20和半導體存儲器器件10。

存儲器控制器20可以向半導體存儲器器件10提供用于控制半導體存儲器器件10的各種信號，例如，命令信號CMD和地址選擇信號ADDR。存儲器控制器20可以向半導體存儲器器件10發送數據DATA或者從半導體存儲器器件10接收數據DATA。

半導體存儲器器件10可以基于從存儲器控制器20接收的信號，將數據DATA存儲在存儲器單元陣列110中，或者將存儲在存儲器單元陣列110中的數據提供給存儲器控制器20。

要求高處理速度的隨機存取存儲器可以作為半導體存儲器器件10而被包括。作為隨機存取存儲器，半導體存儲器器件10可以包括動態隨機存取存儲器(DRAM)單元。半導體存儲器器件10可以是包括DRAM單元的DRAM芯片。此外，半導體存儲器器件10可以包括其它可隨機存取的存儲器單元，諸如磁阻隨機存取存儲器(MRAM)單元、自旋轉移矩MRAM(STT-MRAM)單元、相變隨機存取存儲器(PRAM)單元、或者電阻型隨機存取存儲器(RRAM)單元。

半導體存儲器器件10可以包括存儲器單元陣列110、寫/讀電路150、和數據轉換電路160。參考圖19描述的存儲器器件200可以作為半導體存儲器器件10被應用。

存儲器單元陣列110可以包括多個存儲器單元，并且每個存儲器單元可以是用于存儲至少多級數據的多級單元。從存儲器控制器20接收的數據DATA是N位數字數據。數據轉換電路160可以將N位數字數據轉換為將被存儲在存儲器單元中的M條單元數據。單元數據可以具有至少三個狀態之一。寫/讀電路150可以將M條單元數據寫入M個存儲器單元。此外，寫/讀電路150可以從存儲器單元讀取單元數據，并且數據轉換電路160可以將所讀取的單元數據轉換為數字數據。數據轉換電路160可以將M條單元數據轉換為N位數字數據。半導體存儲器器件10可以將N位數字數據發送到存儲器控制器20。

如上所述，根據本示范性實施例的存儲器系統1000，可以在存儲器控制器20和半導體存儲器器件10之間發送或者接收數字數據，并且半導體存儲器器件10可以經由數據轉換將轉換后的數據(換句話說，單元數據)寫入存儲器單元或者從存儲器單元讀取單元數據。

圖21是示出根據本發明構思的示范性實施例的包括存儲器控制器的計算機系統2000的框圖。參考圖21，計算機系統2000包括處理器2100、系統控制器2200、和存儲器系統2300。計算機系統2000還可以包括處理器總線2510、擴展總線2520、輸入設備2410、輸出設備2420、和存儲設備2430。存儲器系統2300包括至少一個半導體存儲器器件2320和存儲器控制器2310。存儲器控制器2310可以被包括在系統控制器2200中。

處理器2100可以運行各種計算功能，諸如用于運行預定的計算或者任務的預定軟件的運行。例如，處理器2100可以是微處理器或者中央處理單元。處理器2100可以經由包括地址總線、控制總線、和/或數據總線的處理器總線2510連接到系統控制器2200。系統控制器2200連接到擴展總線2520諸如外圍組件互連(PCI)。因此，處理器2100可以控制：至少一個輸入設備2410，諸如鍵盤或者鼠標；至少一個輸出設備2420，諸如顯示設備；或者至少一個存儲設備2430，諸如硬盤驅動器、固態驅動器、或者光盤只讀存儲器(CD-ROM)。

存儲器控制器2310可以控制半導體存儲器器件2320以執行由處理器2100提供的命令。半導體存儲器器件2320可以存儲從存儲器控制器2310接收的數據，并且將所存儲的數據提供給存儲器控制器2310。半導體存儲器器件2320可以通過轉換從存儲器控制器2310接收的數據來生成單元數據，并且將所述單元數據存儲在存儲器單元中。此外，半導體存儲器器件2320可以從存儲器單元讀取單元數據，并且將轉換后的數據提供給半導體存儲器器件2320。半導體存儲器器件2320可以將具有兩個狀態之一的數字數據轉換為具有至少三個狀態之一的單元數據，或者可以將單元數據轉換為數字數據。

半導體存儲器器件2320可以包括多個存儲器芯片，諸如DRAM、SRAM、或者非易失性存儲器芯片。

計算機系統2000可以是，例如，桌上型計算機、筆記本計算機、工作站、手持設備。

圖22是示出根據本發明構思的示范性實施例的包括存儲器控制器的計算機系統3000的框圖。參考圖22，計算機系統3000可以包括電連接至系統總線3100的中央處理單元3200、用戶接口3300、調制解調器3400、和存儲器系統3500。包括在存儲器系統3500中的半導體存儲器器件3520可以包括諸如DRAM單元的非易失性存儲器單元或者諸如STT-MRAM單元的非易失性存儲器單元。

存儲器系統3500可以包括半導體存儲器器件3520和存儲器控制器3510。在半導體存儲器器件3520中，由中央處理單元3200處理的數據或者從外部接收的數據可以被存儲。

半導體存儲器器件3520可以用作用于存儲計算機系統3000中的大容量數據的儲存器或者用于存儲要求快速存取的數據(諸如系統數據)的主存儲器。半導體存儲器器件3520可以將從存儲器控制器3510接收的N位數字數據轉換為M條單元數據(M是等于或大于2的自然數，而N是大于M的自然數)，并且可以將所述M條單元數據存儲在M個存儲器單元中。此外，半導體存儲器器件3520可以從存儲器單元讀取單元數據，轉換單元數據，并且將轉換后的數據提供給存儲器控制器3510。應用芯片組、相機圖像處理器(例如，CMOS圖像傳感器(CIS))、輸入/輸出設備等等還可以被包括在計算機系統3000中。

圖23A和圖23B是示出根據本發明構思的示范性實施例的存儲器控制器和存儲器模塊的框圖。

參考圖23A，存儲器系統4000a包括存儲器模塊4100a和存儲器控制器4200a。存儲器模塊4100a包括印刷電路板4110a、多個存儲器芯片4120a、和連接器4130a。所述多個存儲器芯片4120a可以耦合到印刷電路板4110a的上表面和下表面。連接器4130a經由導線來電連接至多個存儲器芯片4120a。此外，連接器4130a可以連接到外部主機的插槽。

多個存儲器芯片4120a可以包括諸如DRAM單元的易失性存儲器或者諸如STT-MRAM單元的非易失性存儲器單元。存儲器芯片4120a可以像操作存儲器或者高速緩沖存儲器那樣短期地或者臨時地存儲存儲器系統4000a的數據。存儲器控制器4200a可以與輸出命令的操作并行地將命令排隊或者相應于命令而執行檢測缺陷的操作。在存儲器系統4000a中，DRAM接口可以應用在存儲器控制器4200a和存儲器模塊4100a之間。

在圖23A的存儲器系統4000a中，存儲器控制器4200a被示出為與存儲器模塊4100a分開地被包括，但是存儲器控制器4200a也可以被包括在存儲器模塊4100a中。存儲器控制器4200a可以耦合到印刷電路板4110a的上表面或者下表面，并且可以經由導線與存儲器芯片4120a通信。

另外，如圖23B中所示，存儲器系統4000b包括存儲器模塊4100b和存儲器控制器4200b，并且存儲器模塊4100b可以包括至少一個半導體芯片(每個半導體芯片包括單元陣列)和用于管理所述單元陣列上的存儲器操作的管理芯片4110b。存儲器控制器4200b的一些功能可以在管理芯片4110b中執行。

雖然圖23B示出了存儲器控制器的一些功能在低負載雙列直插內存模塊(LRDIMM)型存儲器模塊中執行，但是本發明構思不限于此。例如，當完全緩沖的雙列直插內存模塊(FBDIMM)型存儲器模塊被使用時，高級內存緩沖芯片可以作為管理芯片被安裝在存儲器模塊4100B中。此外，另一類型的存儲器模塊可以被使用，并且存儲器控制器4200B的功能中的至少一些可以在存儲器模塊中執行。

雖然已經參考本發明構思的示范性實施例具體地示出和描述了本發明構思，但是將理解，可以在這里做出各種形式和細節上的改變，而不脫離如所附權利要求定義的本發明構思的精神和范圍。