動態隨機存取存儲器電路及其電壓控制方法與流程

本

技術實現要素：
涉及一種動態隨機存取存儲器電路及其電壓控制方法，且特別涉及一種可降低記憶單元在自我更新周期(self refresh period)中的功率損耗的動態隨機存取存儲器電路及其電壓控制方法。

背景技術：

借由低成本及高密度的優勢，DRAM被廣泛地使用于各式電子產品(例如：筆記本電腦、平板電腦及智能型手機)。然而，為了維持存取其中的數據，DRAM需要頻繁地(每秒數百次)被更新。因此，包含DRAM模塊的電子產品將需要額外的功耗。

為了達到行動裝置對低功耗的要求，如何降低DRAM模塊的功耗實屬當前重要研發課題之一。

發明內容

本發明的目的在于提供一種動態隨機存取存儲器電路及其電壓控制方法，可降低記憶單元在自我更新周期中的功率損耗。

本發明內容的一實施例是在提供一種動態隨機存取存儲器電路。動態隨機存取存儲器電路包含多個記憶單元、多個字元線驅動器以及第一電壓產生器。字元線驅動器各自電性耦接記憶單元。第一電壓產生器電性耦接字元線驅動器，第一電壓產生器用以產生第一電壓信號至字元線驅動器，其中在記憶單元的自我更新周期中，第一電壓產生器將第一電壓信號由第一準位降低至第二準位。

在一實施例中，其中每個記憶單元用以儲存數據信號，在該自我更新周期中，預先儲存于每個記憶單元的該數據信號被讀取并寫入至相同的該些記憶單元。

在一實施例中，動態隨機存取存儲器電路還包含多個感測放大器、多個平衡控制器以及第二電壓產生器。多個平衡控制器各自電性耦接該些感測放大器。第二電壓產生器電性耦接該些平衡控制器，該第二電壓產生器用以產生第二電壓信號至該些平衡控制器。其中在該些記憶單元的該自我更新周期中，該第二電壓產生器將該第二電壓信號由一第三準位降低至一第四準位。

在一實施例中，每個感測放大器用以放大兩個位元線之間的電壓差，借此在該些記憶單元的該自我更新周期中讀取以及寫入該數據信號至該些記憶單元，每個平衡控制器用以提供該第二電壓信號至每個感測放大器，并且在該數據信號讀取并寫入至相同的該些記憶單元之后，平衡該些位元線至相同的電壓準位。

在一實施例中，動態隨機存取存儲器電路還包含控制器，控制器電性耦接該第一電壓產生器，該控制器用以產生控制信號至該第一電壓產生器以及該第二電壓產生器，其中在該些記憶單元的該自我更新周期中該控制信號為致能狀態。

本發明內容的一實施例是在提供一種電壓控制方法。電壓控制方法適用于動態隨機存取存儲器電路包含多個記憶單元以及多個字元線，電壓控制方法包含：產生第一電壓信號至字元線驅動器；以及在記憶單元的自我更新周期中，將第一電壓信號由第一準位降低至第二準位。

在一實施例中，電壓控制方法還包含：儲存數據信號至每個記憶單元；以及，在該自我更新周期中，讀取并寫入預先儲存于每個記憶單元的該數據信號至相同的該些記憶單元。

在一實施例中，其中該動態隨機存取存儲器電路還包含多個感測放大器以及多個平衡控制器，該電壓控制方法還包含：產生第二電壓信號至該些平衡控制器；以及，在該些記憶單元的該自我更新周期中，將該第二電壓信號由第三準位降低至第四準位。

在一實施例中，電壓控制方法還包含：提供該第二電壓信號至每個感測放大器；放大兩個位元線之間的電壓差，借此在該些記憶單元的該自我更新周期中讀取以及寫入該數據信號至該些記憶單元；以及，在該數據信號讀取并寫入至相同的該些記憶單元之后，平衡該些位元線至相同的電壓準位。

綜上所述，借由本發明所公開的技術，動態隨機存取存儲器電路的功率損耗可被降低。在一實施例中，當動態隨機存取存儲器電路在自我更新周期中的功率損耗可被降低。

以下將以實施方式對上述的說明作詳細的描述，并對本發明的技術方案提供進一步的解釋。

附圖說明

為讓本案的上述和其他目的、特征、優點與實施例能更明顯易懂，所附圖式的說明如下。然而，應了解到，為符合在產業中實務利用的情況，許多的特征并未符合比例繪示。實際上，為了闡述以下的討論，許多特征的尺寸可能被任意地增加或縮減。

圖1繪示根據本發明內容的一實施例中一種動態隨機存取存儲器電路的示意圖；

圖2繪示圖1中動態隨機存取存儲器電路的示意圖；

圖3繪示根據本發明內容的一實施例中一種動態隨機存取存儲器電路的示意圖；以及

圖4繪示根據本發明內容的一實施例中一種電壓控制方法的示意圖。

具體實施方式

以下發明提供許多不同實施例或例證用以實施本發明的不同特征。特殊例證中的元件及配置在以下討論中被用來簡化本發明。所討論的任何例證只用來作解說的用途，并不會以任何方式限制本發明或其例證的范圍和意義。此外，本發明在不同例證中可能重復引用數字符號且/或字母，這些重復皆為了簡化及闡述，其本身并未指定以下討論中不同實施例且/或配置之間的關系。

在全篇說明書與權利要求所使用的用詞(terms)，除有特別注明外，通常具有每個用詞使用在此領域中、在此發明的內容中與特殊內容中的平常意義。某些用以描述本發明的用詞將于下或在此說明書的別處討論，以提供本領域技術人員在有關本發明的描述上額外的引導。

關于本文中所使用的耦接或連接，均可指兩個或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，而耦接或連接還可指兩個或多個元件相互操作或動作。在本文中，使用第一、第二與第三等等的詞匯，是用于描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞匯只限于用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本發明的本意。如本文所用，詞匯與/或包含了列出的關聯項目中的一個或多個的任何組合。

請參閱圖1，圖1繪示根據本發明內容的一實施例中一種動態隨機存取存儲器電路100的示意圖。在此發明的一實施例中，動態隨機存取存儲器電路100置于DRAM模塊(未繪示)中。動態隨機存取存儲器電路100包含記憶單元111～11n、字元線驅動器121～12n、第一電壓產生器130、感測放大器141～14n、平衡控制器151～15n以及第二電壓產生器160。如圖1所示，字元線驅動器121～12n各自電性耦接記憶單元111～11n，第一電壓產生器130電性耦接字元線驅動器121～12n。平衡控制器151～15n各自電性耦接感測放大器141～14n，第二電壓產生器160電性耦接平衡控制器151～15n。

在此實施例中，每個記憶單元111～11n用以儲存數據信號，第一電壓產生器130用以產生第一電壓信號Vcc1至字元線驅動器121～12n。每個感測放大器141～14n用以放大位元線BL、BL’(繪示于圖2中)之間的電壓差借此在記憶單元111～11n的自我更新周期(self refresh period)中讀取以及寫入數據信號至記憶單元111～11n。每個平衡控制器151～15n用以提供第二電壓信號Vcc2至每個感測放大器141～14n，并且在自我更新周期中當數據信號讀取并寫入至相同的記憶單元111～11n之后，平衡位元線BL、BL’至相同的電壓準位。也就是說，在自我更新周期中，預先儲存于每個記憶單元111～11n的數據信號被讀取并寫入至相同的記憶單元。進一步來說，請參閱圖2。

圖2繪示圖1中動態隨機存取存儲器電路100的示意圖。在圖2中僅繪示圖1其中的兩個記憶單元111、112，兩個字元線驅動器121、122，一個感測放大器141以及一個平衡控制器151，然而圖1中的其他元件可以類似于圖2后續的描述。如圖2所示，記憶單元111包含電晶體T1、儲存電容C1，記憶單元112包含電晶體T2、儲存電容C2。電晶體T1電性耦接位元線BL以及字元線WL1，電晶體T1用以根據來自字元線驅動器121的驅動信號將數據信號從位元線BL傳輸至儲存電容C1。電晶體T2電性耦接位元線BL’以及字元線WL2，電晶體T2用以根據來自字元線驅動器122的驅動信號將數據信號從位元線BL’傳輸至儲存電容C2。感測放大器141電性耦接位元線BL，平衡控制器151用以將第二電壓信號Vcc2從第二電壓產生器160傳輸至感測放大器141。感測放大器141用以放大位元線BL、BL’之間的電壓差借此在記憶單元111的自我更新周期中讀取以及寫入數據信號至記憶單元111。在數據信號讀取并寫入至相同的記憶單元111之后，平衡控制器151將會平衡位元線BL、BL’至相同的電壓準位。此重寫(rewriting)機制有助于記憶單元111、112中的儲存電容C1、C2持續地保持數據信號正確的值。第一電壓產生器130用以產生第一電壓信號Vcc1至字元線驅動器121。在此實施例中，在自我更新周期中，第一電壓產生器130將第一電壓信號Vcc1由第一準位降低至第二準位。舉例來說，第一準位為3V，第二準位為2.8V，第一電壓產生器130會在自我更新周期中將第一電壓信號Vcc1由第一準位(3V)降低至第二準位(2.8V)。如此一來，記憶單元在自我更新周期中的功率損耗可被降低。須注意的是，上述示例數值僅為方便說明，本發明并不以此為限。

在一些實施例中，第二電壓產生器160將第二電壓信號Vcc2由第三準位降低至第四準位。舉例來說，第三準位為1.5V，第四準位為1.4V，第二電壓產生器160會在自我更新周期中將第二電壓信號Vcc2由第三準位(1.5V)降低至第四準位(1.4)。如此一來，記憶單元在自我更新周期中的功率損耗可被降低。在一些實施例中，第一準位與第二準位間的第一比值相同于第三準位與第四準位間的第二比值。舉例來說，第一準位為3V，第二準位為2.8V，第三準位為1.5V，第四準位為1.4V，因此第一準位與第二準位間的第一比值為3/2.8相同于第三準位與第四準位間的第二比值1.5/1.4。在一些實施例中，第三準位為第一準位的一半，第四準位為第二準位的一半。舉例來說，第一準位為3V，第二準位為2.8V，第三準位為1.5V，第四準位為1.4V，因此第三準位(1.5V)為第一準位(3V)的一半，第四準位(1.4V)為第二準位(2.8V)的一半。

在一些實施例中，圖1中所示的動態隨機存取存儲器電路100還包含控制器310，如圖3所示。圖3繪示根據本發明內容的一實施例中一種動態隨機存取存儲器電路100a的示意圖。控制器310電性耦接第一電壓產生器130，控制器310用以產生控制信號Vs至第一電壓產生器130以及第二電壓產生器160，其中在自我更新周期中控制信號Vs為致能狀態。在此實施例中，當第一電壓產生器130以及第二電壓產生器160在自我更新周期中接收到控制信號Vs時，第一電壓產生器130以及第二電壓產生器160會各自將第一電壓信號Vcc1從第一準位降低至第二準位以及將第二電壓信號Vcc2從第三準位降低至第四準位。如此一來，記憶單元在自我更新周期中的功率損耗可被降低。

請參閱圖4，圖4繪示根據本發明內容的一實施例中一種電壓控制方法400的示意圖。電壓控制方法400可被實施應用于圖1及圖2中的動態隨機存取存儲器電路100，或圖3中的動態隨機存取存儲器電路100a，但本發明并不以此為限。為了方便說明，后續將以電壓控制方法400應用于圖1中的動態隨機存取存儲器電路100為例說明。

電壓控制方法400首先執行驟S410：產生第一電壓信號至字元線驅動器。

電壓控制方法400接著執行驟S420：在記憶單元的自我更新周期中，將第一電壓信號由第一準位降低至第二準位。

在一些實施例中，電壓控制方法400還包含執行驟S430：產生第二電壓信號至平衡控制器。

電壓控制方法400接著執行驟S440：在記憶單元的自我更新周期中，將第二電壓信號由第三準位降低至第四準位。

綜上所述，借由本發明所公開的技術，動態隨機存取存儲器電路的功率損耗可被降低。在一實施例中，當動態隨機存取存儲器電路在自我更新周期中的功率損耗可被降低。

雖然本發明已經以實施方式公開如上，然其并非用以限定本發明，任何本領域技術人員，在不脫離本發明的精神和范圍內，當可作各種變動與潤飾，因此本發明內容的保護范圍當視權利要求所界定者為準。