非易失性存儲裝置的制作方法

文檔序號：11531163閱讀：301來源：國知局

本發明涉及非易失性存儲裝置，在該非易失性存儲裝置中，以陣列排列的方式布置有包括非易失性存儲元件的存儲單元。

背景技術：

作為非易失性存儲器，已知的有reram(resistiverandomaccessmemory；電阻變化型隨機存取存儲器)、cbram(conductionbridgerandomaccessmemory；導電橋型隨機存取存儲器)、pcram(phase-changerandomaccessmemory；相變型隨機存取存儲器)、mram(magnetoresistiverandomaccessmemory；磁阻型隨機存取存儲器)、sttram(spintransfertorquerandomaccessmemory；自旋轉移力矩型隨機存取存儲器)以及任何其他類型的ram。在reram中，根據電阻狀態的變化來存儲數據的電阻變化型元件已經被用作非易失性存儲元件(例如，參見專利文獻1)。

此外，作為使用上述非易失性存儲器的存儲單元的構造，已知的有1r(1個電阻器)型和1d1r(1個二極管和1個電阻器)型。已知一種交叉點型存儲裝置：在該交叉點型存儲裝置中，上述這樣的存儲單元被布置在多條位線與多條字線的交叉部處。

引用文獻列表

專利文獻

專利文獻1：日本專利申請特開第2009-211735號

技術實現要素：

當在上述的非易失性存儲裝置中進行數據讀取操作時，考慮了以下方法：在施加了讀出用電壓的狀態下，檢測來自存儲單元的讀出電流的相對于讀出基準電流的值，或者在施加了讀出用電流的狀態下，檢測來自存儲單元的讀出電壓的相對于讀出基準電壓的值。同時，在交叉點型存儲裝置中，位線和字線上存在有配線電阻。此外，因除了待讀取的被選存儲單元以外的一些未被選存儲單元而引起的泄漏電流可能會流經被選位線。這樣的配線電阻和泄漏電流會使讀出精度降低。

專利文獻1提出了一些方法，例如在配線電阻的基礎上預先校正驅動器輸出電壓等；然而，該文獻并沒有提供關于對驅動器輸出電壓進行校正的具體電路構造的說明。此外，沒有實施針對于泄漏電流的讀出補償。

因此，目前期望提供一種使得提高讀出精度成為可能的非易失性存儲裝置。

根據本發明一個實施例的非易失性存儲裝置(non-volatilememorydevice)包括：多條位線；多條字線；存儲單元陣列，其具有多個存儲單元(memorycell)，各所述存儲單元包括非易失性存儲元件(non-volatilestorageelement)，所述多個存儲單元中的各者被布置在所述多條位線與所述多條字線的多個交叉部中的各交叉部處；基準電壓生成電路，所述基準電壓生成電路產生讀出基準電壓，所述讀出基準電壓充當用于判別存儲于所述存儲單元上的數據值的基準；讀出電路，所述讀出電路在電流限制型(current-limited)預定讀出用電流被施加至所述位線的狀態下檢測來自所述存儲單元的讀出電壓的相對于所述讀出基準電壓的值，由此讀取存儲于所述存儲單元上的所述數據值；以及地址補償電路，所述地址補償電路根據將要在所述讀出電路中被讀取的那個存儲單元的安置位置來改變所述讀出基準電壓。

在根據本發明一個實施例的非易失性存儲裝置中，在電流限制型預定讀出用電流被施加至所述位線的狀態下檢測來自所述存儲單元的讀出電壓的相對于所述讀出基準電壓的值，由此讀出存儲于所述存儲單元上的所述數據值。此時，所述地址補償電路根據待讀取的那個存儲單元的安置位置來改變所述讀出基準電壓。

根據本發明另一個實施例的非易失性存儲裝置包括：多條位線；多條字線；存儲單元陣列，其具有多個存儲單元，各所述存儲單元包括非易失性存儲元件，所述多個存儲單元中的各者被布置在所述多條位線與所述多條字線的多個交叉部中的各交叉部處；基準電流生成電路，其生成讀出基準電流，所述讀出基準電流充當用于判別存儲于所述存儲單元上的數據值的基準；讀出電路，其在預定讀出用電壓被施加于所述位線的狀態下檢測來自所述存儲單元的讀出電流的相對于所述讀出基準電流的值，由此讀取存儲于所述存儲單元上的所述數據值；以及地址補償電路，其根據所述多個存儲單元之中的將要在所述讀出電路中被讀取的那個存儲單元的安置位置來改變所述讀出基準電流。

在根據本發明另一個實施例的非易失性存儲裝置中，在預定讀出用電壓被施加于所述位線的狀態下檢測來自所述存儲單元的讀出電流的相對于所述讀出基準電流的值，由此讀出存儲于所述存儲單元上的所述數據值。此時，所述地址補償電路根據所述多個存儲單元之中的待讀取的那個存儲單元的安置位置來改變所述讀出基準電流。

根據本發明一個實施例的非易失性存儲裝置，在檢測來自所述存儲單元的讀出電壓的相對于所述讀出基準電壓的值時，根據待讀取的那個存儲單元的安置位置來改變所述讀出基準電壓，這就使得提高讀出精度成為可能。

根據本發明另一個實施例的非易失性存儲裝置，在檢測來自所述存儲單元的讀出電流的相對于所述讀出基準電流的值時，根據待讀取的那個存儲單元的安置位置來改變所述讀出基準電流，這就使得提高讀出精度成為可能。

需要注意的是，這里所說明的效果為非限制性的。通過本技術而實現的效果可以是本發明中所說明的效果中的一種或多種。

附圖說明

圖1是圖示了使用電阻變化型元件作為非易失性存儲元件的電阻變化型存儲元件的第一示例的電路圖。

圖2是圖示了使用電阻變化型元件作為非易失性存儲元件的存儲元件的第二示例的電路圖。

圖3是圖示了在圖1所示的電阻變化型存儲元件中利用電壓施加/電流感測方法進行讀取操作的情況下的電壓-電流特性的示例的說明圖。

圖4是圖示了在圖2所示的電阻變化型存儲元件中利用電壓施加/電流感測方法進行讀取操作的情況下的電壓-電流特性的示例的說明圖。

圖5是圖示了在圖2所示的電阻變化型存儲元件中利用電流施加/電壓感測方法進行讀取操作的情況下的電壓-電流特性的示例的說明圖。

圖6是圖示了當在圖2所示的電阻變化型存儲元件中發生電阻變化時的電壓-電流特性的示例的說明圖。

圖7是圖示了在圖2所示的電阻變化型存儲元件中利用電流施加/電壓感測方法進行讀取操作的情況下的讀出誤差的示例的說明圖。

圖8是圖示了圖7所示的讀出誤差的校正方法的示例的說明圖。

圖9是圖示了根據本發明第一實施例的非易失性存儲裝置的構造例的構造圖。

圖10是圖示了存儲單元陣列的構造例的電路圖。

圖11是圖示了配備有電壓限制器的電流依從性電路(currentcompliancecircuit)的構造例的電路圖。

圖12是圖示了感測放大器電路的構造例的電路圖。

圖13是圖示了在圖9所示的非易失性存儲裝置中的讀取操作期間內的初始電壓波形的示例的說明圖。

圖14是圖示了跟在圖13后的在讀取操作期間內的電壓波形的示例的說明圖。

圖15是圖示了來自圖14所示的讀取操作的讀出結果的示例的時序圖。

圖16是圖示了根據第二實施例的非易失性存儲裝置的構造例的構造圖。

圖17是圖示了地址補償電路的構造例的電路圖。

圖18是圖示了圖16所示的非易失性存儲裝置中的讀取操作和讀出結果的示例的時序圖。

圖19是圖示了根據第三實施例的非易失性存儲裝置的構造例的構造圖。

圖20是圖示了電壓檢測電路的構造例的電路圖。

圖21是圖示了選擇元件的電壓/電流特性的示例的說明圖。

圖22是圖示了在存儲單元陣列內部流動的泄漏電流的示例的說明圖。

圖23是圖示了由泄漏電流造成的電壓降的說明圖。

圖24是圖示了在圖19所示的非易失性存儲裝置中的讀取操作期間內的電壓波形的示例的說明圖。

圖25是圖示了根據第四實施例的非易失性存儲裝置的構造例的構造圖。

圖26是圖示了在圖25所示的非易失性存儲裝置中的讀取操作期間內的電壓波形的示例的說明圖。

圖27是圖示了根據第五實施例的非易失性存儲裝置的構造例的構造圖。

圖28是圖示了位線電壓與依從性電流(compliancecurrent)之間的關系的示例的說明圖。

圖29是圖示了在圖27所示的非易失性存儲裝置中的讀取操作期間內的電壓波形的示例的說明圖。

圖30是圖示了根據第六實施例的非易失性存儲裝置的主要部分的構造例的電路圖。

具體實施方式

在下文中，將參照附圖來詳細說明本發明的一些實施例。需要注意的是，以下面的順序給出說明。

0.電阻變化型存儲元件的說明

0.1構造(圖1和圖2)

0.2電壓施加/電流感測方法的問題(圖3和圖4)

0.3電流施加/電壓感測方法的問題(圖5至圖8)

1.第一實施例(包括電壓限制器的電流施加/電壓感測方法的非易失性存儲裝置)(圖9至圖15)

1.1構造

1.1.1非易失性存儲裝置的總體構造例(圖9和圖10)

1.1.2配備有電壓限制器的電流依從性電路的構造例(圖11)

1.1.3感測放大器電路的構造例(圖12)

1.2操作

1.2.1讀取操作(圖13至圖15)

1.3效果

2.第二實施例(包括地址補償電路的非易失性存儲裝置)(圖16至圖18)

2.1構造

2.1.1非易失性存儲裝置的總體構造例(圖16)

2.1.2地址補償電路的構造例(圖17)

2.2操作

2.2.1讀取操作(圖18)

2.3效果

3.第三實施例(包括泄漏補償電路的非易失性存儲裝置)(圖19至圖24)

3.1構造

3.1.1非易失性存儲裝置的總體構造例(圖19)

3.1.2電壓檢測電路的構造例(圖20)

3.2操作

3.2.1讀取操作(圖21至圖24)

3.3效果

4.第四實施例(包括時間控制型電流依從性功能的非易失性存儲裝置)(圖25和圖26)

4.1構造

4.1.1非易失性存儲裝置的總體構造例(圖25)

4.2操作

4.2.1讀取操作(圖26)

4.3效果

5.第五實施例(包括位線電壓控制型電流依從性功能的非易失性存儲裝置)(圖27至圖29)

5.1構造

5.1.1非易失性存儲裝置的總體構造例(圖27)

5.2操作

5.2.1讀取操作(圖28至圖29)

5.3效果

6.第六實施例(電壓施加/電流感測方法的非易失性存儲裝置)(圖30)

6.1構造和操作

6.2效果

7.其他實施例

0.電阻變化型存儲元件的說明

[0.1構造]

圖1圖示了使用電阻變化型元件vr作為非易失性存儲元件的電阻變化型存儲元件的第一示例。圖2圖示了電阻變化型存儲元件的第二示例。

圖1所示的電阻變化型存儲元件被構造成具有1t1r(1個晶體管和1個電阻器：1transistorand1resistor)型的存儲單元mc，該存儲單元mc包括電阻變化型元件vr和三端子mos(金屬氧化物半導體：metal-oxidesemiconductor)晶體管te。mos晶體管te的柵極端子被連接至字線wl；mos晶體管te的漏極端子被連接至位線bl；且mos晶體管te的源極端子通過電阻變化型元件vr被連接至源極線sl。位線bl和源極線sl上分別存在著配線電阻rbl和rsl。此外，位線bl和源極線sl上還分別存在著寄生電容cbl和csl。

當使用1t1r型電阻變化型存儲元件來構造存儲單元陣列時，需要位線bl、字線wl和源極線sl這三種配線線路。這使得難以實現存儲單元mc的高密度安置，而存儲單元mc的高密度安置正是交叉點型存儲裝置的有益特征。1t1r型允許使用字線wl來控制存儲單元mc的電流值。這使得能夠抑制當電阻變化型元件vr的電阻發生改變時在位線bl和字線wl上的電壓的變化。

圖2所示的電阻變化型存儲元件被構造成具有1s1r(1個選擇器和1個電阻器：1selectorand1resistor)型的存儲單元mc，在該存儲單元mc中，電阻變化型元件vr和選擇元件se串聯連接。需要注意的是，圖2圖示了作為1s1r型存儲單元mc的1d1r(1個二極管和1個電阻器：1diodeand1resistor)型的存儲單元mc的構造：該1d1r型的存儲單元mc將二極管用作選擇元件se。

交叉點型存儲裝置是通過將這樣的1d1r型的存儲單元mc布置在多條位線bl與多條字線wl的交叉部處而被構成的。在這樣的交叉點型存儲裝置中，位線bl被連接至電阻變化型元件vr的一端，且字線wl被連接至選擇元件se的一端。位線bl和字線wl上分別存在著配線電阻rbl和rwl。此外，位線bl和字線wl上還分別存在著寄生電容cbl和cwl。

作為對存儲在非易失性存儲裝置中的存儲單元mc上的數據值進行讀取的方法，可使用電壓施加/電流感測方法和電流施加/電壓感測方法。在電壓施加/電流感測方法中，在將讀出用電壓施加于位線bl的狀態下檢測來自存儲單元mc的讀出電流的相對于讀出基準電流iref的值，由此讀取所述數據值。在電流施加/電壓感測方法中，在將讀出用電流施加于位線bl的狀態下檢測來自存儲單元mc的讀出電壓的相對于讀出基準電壓vref的值，由此讀取所述數據值。

在下文中，提供關于上述各感測方法的問題的說明。

[0.2電壓施加/電流感測方法的問題]

圖3圖示了在圖1所示的1t1r型電阻變化型存儲元件中利用電壓施加/電流感測方法進行讀取操作的情況下的電壓-電流特性的示例。需要注意的是，圖3圖示了電阻變化型元件vr和mos晶體管te各自的電壓-電流特性。mos晶體管te的特性表現出線性區的特性。圖4圖示了在圖2所示的1d1r型電阻變化型存儲元件中利用電壓施加/電流感測方法進行讀取操作的情況下的電壓-電流特性的示例。需要注意的是，圖4圖示了電阻變化型元件vr和選擇元件se各自的電壓-電流特性。選擇元件se的特性顯現出二極管的特性。

在該電阻變化型存儲元件中，電阻變化型元件vr的電阻狀態變為高電阻狀態和低電阻狀態。例如，待存儲的數據值可以在高電阻狀態下被判別為“0”且在低電阻狀態下被判別為“1”。如圖3和圖4所示，讀出基準電流iref與來自電阻變化型元件vr的讀出電流值之間的比較使得判別電阻變化型元件vr的電阻狀態并擴展到判別數據值成為可能。

如圖3所示，在電壓施加/電流感測方法中，1t1r型使得借助于其晶體管特性來實現在低電流下的檢測成為可能。與此相比，在1d1r型中，如圖4所示，當電阻變化型元件vr處于低電阻狀態時，可能流過大電流。在交叉點型存儲裝置中，為了實現高密度的存儲單元陣列，如在1d1r型中所創建的，雙端子選擇元件se通常可以代替三端子mos晶體管te而被用作選擇元件se。因此，選擇元件se在讀取操作期間內不具有電流限制能力。在1d1r型中，經受讀取操作的電阻變化型元件vr具有大幅度的電阻值，且因此如圖4所示，可能根據電阻值而流過大電流，該大電流可能造成元件破壞或特性劣化。

[0.3電流施加/電壓感測方法的問題]

(讀出電壓增大)

圖5圖示了在圖2所示的1d1r型電阻變化型存儲元件中利用電流施加/電壓感測方法進行讀取操作的情況下的電阻變化型元件vr的電壓-電流特性的示例。

如圖5所示，在電流施加/電壓感測方法中，在電流限制型恒定電流的預定讀出用電流(讀出用依從性電流icomp)被施加至位線bl的狀態下檢測來自存儲單元mc的讀出電壓的相對于讀出基準電壓vref的值，由此讀取存儲在該存儲單元mc上的數據值。在這種情況下，讀出電壓值變為流經電阻變化型元件vr的電流與電阻變化型元件vr的電阻值的乘積(ir乘積)。

圖6圖示了當在圖2所示的1d1r型電阻變化型存儲元件中發生電阻變化時的電阻變化型元件vr的電壓-電流特性的示例。當在1d1r型電阻變化型存儲元件中使用電流施加/電壓感測方法進行讀取操作時，經受讀取操作的電阻變化型元件vr可以具有跨越數個數量級的寬范圍的電阻值，該寬范圍的電阻值可能造成當電阻變化型元件vr處于高電阻狀態時的高電壓施加。例如，如圖6所示，當在電阻變化型元件vr中發生極高電阻狀態變化時，可以施加高電壓。在這種情況下，如將在下文說明的第一實施例中創建的，可以優選地對來自存儲單元mc的讀出電壓施加電壓限制。

(讀出誤差)

圖7圖示了在圖2所示的1d1r型電阻變化型存儲元件中利用電流施加/電壓感測方法進行讀取操作的情況下的讀出誤差的示例。如圖7所示，在電流施加/電壓感測方法中，例如由于位線bl的配線電阻rbl和字線wl的配線電阻rwl以及半被選單元mcb的泄漏電流ileak，低電阻狀態下的讀出電壓可能增大到超過讀出基準電壓vref，這可能造成讀出誤差。

圖8圖示了圖7所示的讀出誤差的校正方法的示例。與將在下文中說明的第二實施例和第三實施例一樣，可以通過基于讀取地址對配線電阻rbl和rwl進行補償、基于電壓檢測對泄漏電流ileak進行補償或任何其他補償來防止基于讀出基準電壓vref的讀出誤差。

在下文中，提供關于讀出誤差的更詳細說明。

當在電流施加/電壓感測方法中將讀出基準電壓vref固定在某一相同電壓時，由于要被選擇的位線bl和要被選擇的字線wl的地址，可能發生由ir乘積表示的電壓降，并且即使讀取具有相同電阻值的電阻變化型元件vr，也可能讀取根據地址而不同的位線電壓，不同的位線電壓可能造成不同讀取結果的可能性。

這里，電阻變化型元件vr具有通過在寫入操作中施加相同極性的電壓來實現寫入和擦除的單極型，和通過施加相反極性的電壓來實現寫入和擦除的雙極型。

在單極型中，把將要施加于被選存儲單元mc(被選單元mca)的電壓的值的一半的電壓施加于布置在被選位線bl與未被選字線wl之間的存儲單元mc(半被選單元mcb)。此時，半被選單元mcb中存在著不確定比例的高電阻狀態下的單元和低電阻狀態下的單元。半被選狀態下的泄漏電流ileak可以在高電阻狀態下的單元與低電阻狀態下的單元之間顯著不同，這也可能造成全體位線bl的泄漏電流ileak變得不確定。結果，即使讀取相同的讀取地址，已經被事先寫入半被選單元mcb的數據也可能造成ir乘積變得不同，且因此可以讀取不同的位線電壓，不同的位線電壓可能造成不同讀取結果的可能性。

除了上述的單極型的情況以外，在雙極型的情況下，泄漏電流ileak也可以流經布置在被選位線bl與未被選字線wl之間的半被選單元mcb。上述的位線bl的配線電阻rbl和字線wl的配線電阻rwl以及流經半被選單元mcb的泄漏電流ileak均具有各自的溫度特性，且因此ir乘積可能由于溫度差異而不同。結果，可以讀取不同的位線電壓，不同的位線電壓可能造成不同讀取結果的可能性。

由于上述的配線電阻rbl和rwl、泄漏電流ileak和溫度的組合，要被讀取的地址中的ir乘積可能不同，ir乘積的不同可能造成待輸出的位線電壓將會變化的可能性。結果，當使用相同的讀出基準電壓vref時，可能難以處理根據每種情況而變化的位線電壓。

需要注意的是，在電壓施加/電流感測方法中也可能發生類似的讀出誤差。流經位線bl的電流可能根據讀取地址而不同，且固定的讀出基準電流iref的使用可能在依靠讀取地址來判斷電阻狀態的閾值中產生差異，該差異可能造成在該種情況下的讀出誤差。

(其他問題)

在使用雙端子選擇元件se的交叉點型存儲裝置中，當讀取操作前的存儲單元mc處于未被選擇狀態時，連接至位線bl、用來將電流限制到固定水平且還用來施加這樣的電流的元件在不飽和區中操作。然而，當選擇選擇元件se時，電流流經存儲單元mc且用于電流限制的元件過渡到飽和區，從而導致源極與漏極之間的狀態轉變為高阻抗狀態。因此，存儲在位線bl的寄生電容cbl中的電荷通過存儲單元mc而被排放至字線wl。此時，選擇元件se從未被選狀態至被選狀態的過渡通常快速地進行，且因此可能會流過瞬時電流，該瞬時電流可能提高位線bl將會瞬時地轉變為高電壓狀態的可能性。

在交叉點型存儲裝置中，在讀取操作和寫入操作前，通常將與最大寫入電壓的一半相等的共用電壓vcommon施加于位線bl和字線wl這兩者，以便主要使泄漏電流ileak最小化。在從這樣的狀態開始的讀取操作起始的時候，當從共用電壓vcommon開始對位線bl進行充電時，先前已經累積在位線bl的寄生電容cbl上的不確定電荷可能提高在讀取操作的前期階段內如上所述的位電壓的無意增大的可能性。這導致過多的電流流經電阻變化型元件vr，過多的電流可能造成特性劣化。

因此，如將在下文說明的第一實施例中的圖13至圖15所示，優選地，可以在把用于選擇待讀取的存儲單元mc的被選位線和被選字線設定為接地電位vss以一次地使所述被選位線和所述被選字線放電后，對所述被選位線進行充電直至達到讀出電壓。

此外，當使用用于電壓感測的小電流進行充電直至位線bl達到一個允許相對于讀出基準電壓vref進行感測的預定電壓時，根據位線bl固有的寄生電容cbl，充電通常可能花費很多時間，這可能提高更長讀取時間的可能性。與此相反，當簡單地增大電流時，過量的電流不必要地流經電阻變化型元件vr，過量的電流可能造成元件特性劣化。

因此，如將在下文中說明的第四實施例和第五實施例提到的，優選地，可以在被選位線的充電期間內改變讀出用電流的電流限制值。

1.第一實施例

在本實施例中，通過以使用上述1d1r型電阻變化型存儲元件的非易失性存儲裝置作為示例來提供說明。此外，通過以使用上述的電流施加/電壓感測方法的情況作為示例來說明讀取方法。

[1.1構造]

(1.1.1非易失性存儲裝置的總體構造例)

圖9圖示了根據本發明第一實施例的非易失性存儲裝置1的總體構造例。非易失性存儲裝置1可以包括控制電路10、存儲單元陣列11、位線解碼器12、字線解碼器13、配備有電壓限制器的電流依從性電路14、讀取/寫入電路15和基準電壓生成電路16。

存儲單元陣列11可以是這樣的交叉點型存儲單元陣列：在該存儲單元陣列中，存儲單元mc被垂直地布置在多條位線bl與多條字線wl的多個交叉部處。存儲單元mc均可以包括串聯連接的非易失性電阻變化型元件vr和雙端子選擇元件se。圖10圖示了存儲單元陣列的等效電路圖。圖10圖示了存儲單元mc被布置在三條位線bl0、bl1和bl2與三條字線wl0、wl1和wl2的交叉部處的示例；然而，位線bl的數量、字線wl的數量和存儲單元mc的數量不限于所示示例中的數量。

在存儲單元陣列11中，可以將數據寫入由從外部輸入的地址指定的存儲單元mc。此外，可以讀取存儲在由輸入的該地址指定的存儲單元mc上的數據。可以通過電阻變化型元件vr的電阻狀態來判別將要存儲在存儲單元mc上的數據值。例如，可以在高電阻狀態下將數據值判別為“0”，且在低電阻狀態下將數據值判別為“1”。

來自外部的控制信號和表明地址的信號可以被輸入至控制電路10。此外，讀取數據和寫入數據可以被輸入至控制電路10和讀取/寫入電路15，并且可以從控制電路10和讀取/寫入電路15輸出。讀取/寫入電路15可以對將要存儲在存儲單元陣列11上的數據進行寫入操作，并且可以對已經存儲在存儲單元陣列11上的數據進行讀取操作。讀取/寫入電路15例如可以使用上述的電流施加/電壓感測方法來實施數據讀取操作。

位線解碼器12可以被連接至存儲單元陣列11的各條位線bl，以通過從地址線輸入的列地址來選擇相應的位線bl(被選位線)。此外，此時沒有被選擇的所有位線bl被稱為未被選位線。

字線解碼器13可以被連接至存儲單元陣列11的各條字線wl，以通過從地址線輸入的行地址來選擇相應的字線wl(被選字線)。此外，此時沒有被選擇的所有字線wl被稱為未被選字線。

基準電壓生成電路16可以產生某一固定的讀出基準電壓vref。當在將讀出用電流載荷施加于被選位線后而產生的電壓高于讀出基準電壓vref時，它可以表明高電阻狀態(0)，且當該電壓低于讀出基準電壓vref時，它可以表明低電阻狀態(1)。

(1.1.2配備有電壓限制器的電流依從性電路的構造例)

配備有電壓限制器的電流依從性電路14可以將流經位線bl的電流限制為設定值，且也可以將電壓限制至不超過固定上限。圖11圖示了配備有電壓限制器的電流依從性電路14的電路示例。

如圖11所示，配備有電壓限制器的電流依從性電路14可以包括電流依從性電路31和電流限制器電路32。電流依從性電路31可以具有pmos(p溝道金屬氧化物半導體)晶體管t11和t12以及恒流源33，pmos晶體管t11和t12的柵極端子彼此連接。電流限制器電路32可以具有nmos(n溝道金屬氧化物半導體)晶體管t13。電流限制器電路32可以被連接至位線bl。

晶體管t11、t12和恒流源33可以構成電流鏡電路。當晶體管t11在飽和區中操作時，恒流源33的恒定電流可以作為用于讀取操作的依從性電流icomp被供給至位線bl。與預定限制電壓vlimit和預定閾值電壓vth的和相等的電壓可以被供給至晶體管t13的柵極端子。當讀出電壓vout達到預定限制電壓vlimit時，晶體管t13可以在飽和區中操作，且讀出電壓vout可能不會增大到超過限制電壓vlimit。

(1.1.3感測放大器電路的構造例)

讀取/寫入電路15可以具有驅動電路，該驅動電路施加預定電壓作為與被選位線連接的配備有電壓限制器的電流依從性電路14的電源。讀取/寫入電路15也可以包括感測放大器電路40，感測放大器電路40將讀取操作后的被選位線電壓與讀出基準電壓vref進行比較以根據電阻值來輸出0或1的數據值。圖12圖示了感測放大器電路40的示例。

如圖12所示，感測放大器電路40可以包括pmos晶體管t21和t22、nmos晶體管t23和t24以及nmos晶體管t25，pmos晶體管t21和t22的柵極端子彼此連接。晶體管t21和t22可以被連接至電源以及晶體管t23和t24。晶體管t23和t24可以被連接至晶體管t21、t22和晶體管t25。來自位線bl的電壓可以被輸入至晶體管t23的柵極端子。讀出基準電壓vref可以被輸入至晶體管t24的柵極端子。

感測放大器電路40可以被構造為差分感測放大器。晶體管t21和t22可以構成電流鏡電路。晶體管t23和t24可以是差分對。晶體管t25可以是使感測放大器電路40轉變為操作狀態的開關，且操作使能信號vb可以被輸入至晶體管t25的柵極端子。

感測放大器電路40可以對輸入至晶體管t23和t24的柵極端子的電壓進行比較，且當晶體管t23的柵極電壓高于晶體管t24的柵極電壓時，感測放大器電路40可以將感測結果“低”作為檢測值sout輸出。當晶體管t23的柵極電壓低于晶體管t24的柵極電壓時，感測放大器電路40可以將感測結果“高”作為檢測值sout輸出。

[1.2操作]

(1.2.1讀取操作)

圖13圖示了在圖9所示的非易失性存儲裝置1中的讀取操作期間內的初始電壓波形的示例。圖14圖示了跟在圖13后的在讀取操作期間內的電壓波形的示例。圖15圖示了來自圖14所示的讀取操作的讀出結果的示例。在圖13至圖15的各者中，橫軸表示時間，且縱軸表示電壓值或信號值。

首先，在讀取操作前，讀取/寫入電路15可以通過位線解碼器12和字線解碼器13將所有的位線bl和字線wl驅動至共用電壓vcommon(圖13)。接著，讀取/寫入電路15可以通過位線解碼器12和字線解碼器13，把用于選擇將要受到讀取操作的存儲單元mc的被選位線和被選字線驅動至接地電位vss(圖13)以一次地使被選位線和被選字線放電。

隨后，讀取/寫入電路15可以對被選位線進行充電直至達到讀出電壓vout(圖14)。讀出電壓vout可以通過所述配備有電壓限制器的電流依從性電路14而被限制至預定上限。一旦被選位線的電壓達到被選存儲單元mc的讀出電壓vout，讀取/寫入電路15就可以通過讀出電壓是高于還是低于通過基準電壓生成電路16產生的讀出基準電壓vref來判斷存儲在存儲單元mc上的數據值是0還是1(圖15)。圖15的下部圖示了要被輸入至讀取/寫入電路15的感測放大器電路40的操作使能信號(sa使能(saenable))和要被輸出的作為讀出結果的檢測值sout的時序圖的示例。

[1.3效果]

根據本實施例，通過所述配備有電壓限制器的電流依從性電路14來限制讀出電壓vout的上限，這使得在讀取操作期間內抑制過高電壓被施加于電阻變化型元件vr成為可能。此外，把被選位線和被選字線驅動至地電壓vss以一次地使被選位線和被選字線放電之后，對所述被選位線進行充電直至達到讀出電壓vout，這使得在讀取操作的前期階段內抑制電壓的無意增大成為可能。

需要注意的是，這里所述的效果僅是示例性的和非限制性的，且本發明的效果可以是其他效果或還可以包括其他效果。這適用于其他隨后的實施例和變型例。

2.第二實施例

接著，提供關于本發明的第二實施例的說明。在下文中，適當地省略關于具有與上述第一實施例中的構造和工作類似的構造和工作的組件部分的說明。

[2.1構造]

(2.1.1非易失性存儲裝置的總體構造例)

圖16圖示了根據本發明第二實施例的非易失性存儲裝置1-1的總體構造例。非易失性存儲裝置1-1還可以包括添加至圖9所示的非易失性存儲裝置1的構造中的地址補償電路17。表明地址的信號可以被輸入至地址補償電路17。任何其他的構造可以大致類似于圖9所示的非易失性存儲裝置1的構造。同樣在本實施例中，通過以使用上述1d1r型電阻變化型存儲元件的非易失性存儲裝置作為示例來提供說明。此外，通過以使用上述電流施加/電壓感測方法的情況作為示例來說明讀取方法。

在電流施加/電壓感測方法中，在通過施加讀出用電流來讀取由被選單元mca的ir乘積表示的讀出電壓vout時，被選位線的配線電阻rbl和被選字線的配線電阻rwl是不可忽略的。每單個單元的配線電阻rbl和rwl可以是幾乎相同的，且因此就被選單元mca而言，通過配線電阻rbl和rwl獲得的ir乘積可以與地址成線性比例。該ir乘積可能造成施加于被選單元mca的電壓降低，從而也導致讀出電壓vout降低。因此，當使用固定的讀出基準電壓vref來感測降低的讀出電壓vout時，如上述的圖7所示，很有可能將本來該被判斷為高電阻狀態的存儲單元mc錯誤地判斷為低電阻狀態。

因此，在本實施例中，地址補償電路17可以以根據待讀取的存儲單元mc的安置位置(地址)來改變讀出基準電壓vref的方式進行控制。

(2.1.2地址補償電路的構造例)

圖17圖示了地址補償電路17的構造例。如圖17所示，地址補償電路17可以包括基準電壓發生器41、運算放大器op1、pmos晶體管t30和梯形電阻器電路43。梯形電阻器電路43可以具有多個偽電阻器r10和多個開關sw10。

地址補償電路17允許讀出基準電壓vref根據被選列地址(位線bl的地址)和被選行地址(字線wl的地址)而變化。基準電壓發生器41可以產生例如由帶隙電壓基準產生的基準電壓。運算放大器op1和晶體管t30可以產生從通過基準電壓發生器41產生的基準電壓中分割出來的讀出基準電壓vref。可以以這樣的方式獲得來自基準電壓的分壓比：通過地址解碼器42對從位線bl的地址和字線wl的地址的總和而獲得的位數進行解碼，并且切換梯形電阻器電路43的開關sw。梯形電阻器電路43的偽電阻器r10可以被設置為數量等于位線bl的地址和字線wl的地址的實際總和。例如，當存儲單元陣列11使用(1024條位線bl)×(1024條字線wl)的構造時，2048個偽電阻器r10可以串聯連接以用作存儲單元陣列11的虛擬體。

[2.2操作]

(2.2.1讀取操作)

圖18圖示了圖16所示的非易失性存儲裝置1-1中的讀取操作和讀出結果的示例。在圖18中，橫軸表示時間，且縱軸表示電壓值或信號值。圖18的下部圖示了要被輸入至讀取/寫入電路15的感測放大器電路40的操作使能信號(sa使能)和要被輸出的作為讀出結果的檢測值sout的時序圖的示例。

本實施例中的讀取操作可以大致類似于上述第一實施例中的讀取操作；然而，如圖18所示，地址補償電路17根據被選地址而使讀出基準電壓vref變化。這確保了補償讀出電壓vout的變化。這使得以如圖8所示的方式校正如上述的圖7所示的讀出誤差成為可能。

[2.3效果]

根據本實施例，根據待讀取的存儲單元mc的安置位置來改變讀出基準電壓vref，這允許提高讀取精度。根據本實施例，可以補償因配線電阻rbl和rwl而造成的讀出電壓vout的相對于讀取地址的變化，從而允許抑制讀出誤差。

3.第三實施例

接著，提供關于本發明的第三實施例的說明。在下文中，適當地省略關于具有與上述第一實施例或上述第二實施例中的構造和工作類似的構造和工作的任何組件部分的說明。

[3.1構造]

(3.1.1非易失性存儲裝置的總體構造例)

圖19圖示了根據本發明第三實施例的非易失性存儲裝置1-2的總體構造例。非易失性存儲裝置1-2可以在圖16所示的非易失性存儲裝置1-1的構造中還包括位線電壓檢測電路18和字線電壓檢測電路19。此外，非易失性存儲裝置1-2可以包括代替地址補償電路17的地址及泄漏補償電路17a。任何其他的構造可以大致類似于圖16所示的非易失性存儲裝置1-1的構造。同樣在本實施例中，通過以使用上述1d1r型電阻變化型存儲元件的非易失性存儲裝置作為示例來提供說明。此外，通過以使用上述電流施加/電壓感測方法的情況作為示例來說明讀取方法。

地址及泄漏補償電路17a可以是除了進行上述第二實施例中的地址補償之外還進行泄漏補償的電路。在交叉點型存儲裝置中，選擇元件se可能必須具有如圖21所示的特性(在雙極型電阻變化型元件vr的情況下)。這里，在共用電壓vcommon等于用來驅動被選位線電壓的電壓vsel的一半的情況下，當將高達電壓vsel的電壓施加于被選位線時，要被施加于布置在被選位線與未被選字線之間的半被選單元mcb的電壓可以變成共用電壓vcommon，且此時流動的電流可以變成ihalf。

流出被選位線的電流和流入被選字線的泄漏電流ileak可以變成半被選單元的電流的總量。然而，該電流可以根據各個半被選單元mcb內部的電阻變化型元件vr是處于高電阻狀態還是處于低電阻狀態的比例而顯著不同。結果，在被選單元mca的電流施加/讀取操作中，除了由配線電阻rbl和rwl獲得的ir乘積之外，還由于全體半被選單元mcb的泄漏電流ileak以及就被選單元mca而言的路徑中的半被選單元mcb造成的泄漏電流ileak，被選單元mca的ir乘積可以隨著地址增加而非線性增大。

為了處理這種情況，在選擇待讀取的單元的操作之前，可以檢測由半被選單元mcb造成的被選位線和被選字線的全體泄漏電流ileak，以使用檢測到的電流值來校正讀出基準電壓vref。這不可能獲得針對各地址的ir乘積；然而，可以通過平均地校正全體讀出基準電壓vref來進一步提高上述第二實施例中的地址補償電路17的精度。

圖22圖示了流經存儲單元陣列11內部的半被選單元mcb的泄漏電流ileak的示例。例如，在圖22的示例中，被選單元mca可以是位線bl1與字線wl1的交叉點。v/2可以被施加于未被選線(bl0、bl2、wl0和wl2)；v可以被施加于被選位線bl1；且0v可以被施加于被選字線wl1。此外，v可以被施加于被選單元mca，而v/2或–v/2可以被施加于半被選單元mcb，且相應的電流可以流動。

(3.1.2電壓檢測電路的構造例)

位線電壓檢測電路18可以檢測多條位線bl中的每條位線bl的在相對于讀取/寫入電路15的遠端處的位線電壓(遠端電壓)。字線電壓檢測電路19可以檢測多條字線wl中的每條字線wl的在相對于讀取/寫入電路15的遠端處的字線電壓(遠端電壓)。

圖20圖示了源級跟隨電路作為可適用于位線電壓檢測電路18和字線電壓檢測電路19的電壓檢測電路的示例。該電壓檢測電路可以輸出針對位線bl或字線wl的遠端電壓而言的不同電壓以校正讀出基準電壓vref。

如圖20所示，位線電壓檢測電路18和字線電壓檢測電路19中的各者可以包括pmos晶體管t31、nmos晶體管t32和電流源34。用于接通/斷開該電壓檢測電路的操作的信號enable可以被輸入至晶體管t31的柵極端子。需要注意的是，可以省略晶體管t31，且可以進行恒定檢測操作。位線bl或字線wl的遠端電壓可以被輸入至晶體管t32的柵極端子。晶體管t32和電流源34可以構成源極跟隨電路。輸入轉變為高阻抗狀態，這可能不會影響位線bl和字線wl中的電壓和電流。

[3.2操作]

(3.2.1讀取操作)

在本實施例中，可以通過位線電壓檢測電路18和字線電壓檢測電路19檢測由流經位線bl和字線wl的泄漏電流ileak造成的電壓降。地址及泄漏補償電路17a可以在檢測結果的基礎上校正讀出基準電壓vref。

在非易失性存儲裝置1-2中，在讀取操作前，可以將所有的位線bl和字線wl驅動至共用電壓vcommon。在讀取操作開始時，可以將高于共用電壓vcommon的電壓同時施加于被選位線和被選字線。此時，布置在被選位線和被選字線的遠端處的位線電壓檢測電路18和字線電壓檢測電路19可以檢測各條線中的降低后的電壓。由配線電阻rbl和rwl造成的電壓降可以是恒定的，且因此可以通過減去這樣的量來檢測各泄漏電流ileak。圖23圖示了此時的操作。此外，圖24圖示了非易失性存儲裝置1-2中的讀取操作的示例。在圖23和圖24的各者中，橫軸表示時間，且縱軸表示電壓值。

如圖23所示的遠端電壓可以被輸入至圖20所示的檢測電路以補償泄漏電流。通過將檢測到的這樣的泄漏電流值的反饋提供給地址及泄漏補償電路17a，可以進一步校正地址得到補償的讀出基準電壓vref。隨后的讀取操作可以大致類似于上述第一實施例或上述第二實施例中的讀取操作。需要注意的是，可以通過配備有電壓限制器的電流依從性電路14將高電阻狀態下的讀出電壓vout限制到如圖24所示的預定限制電壓vlimit。

[3.3效果]

根據本實施例，除了進行地址補償之外，還進行泄漏補償，這使得以更高的精度防止讀出誤差成為可能。

4.第四實施例

接著，提供關于本發明的第四實施例的說明。在下文中，適當地省略關于具有與上述的第一實施例至第三實施例的構造和工作類似的構造和工作的任何組件部分的說明。

[4.1構造]

(4.1.1非易失性存儲裝置的總體構造例)

圖25圖示了根據本發明第四實施例的非易失性存儲裝置1-3的總體構造例。非易失性存儲裝置1-3可以在圖19所示的非易失性存儲裝置1-2的構造中還包括時序控制電路20。任何其他的構造可以大致類似于圖19所示的非易失性存儲裝置1-2的構造。同樣在本實施例中，通過以使用上述1d1r型電阻變化型存儲元件的非易失性存儲裝置作為示例來提供說明。此外，通過以使用上述電流施加/電壓感測方法的情況作為示例來說明讀取方法。

時序控制電路20可以是在被選位線的充電期間內改變讀出用電流的電流限制值的電流控制電路。

[4.2操作]

(4.2.1讀取操作)

在上述的第三實施例中，把要被供給至位線bl的讀出用電流限制至小水平，如圖24所示，這通常可能會延遲位線bl的電壓的增大。本實施例中的讀取操作可以大致類似于上述第三實施例中的讀取操作，但是不同之處在于，電流載荷可以在選擇元件se轉變為被選狀態前立即改變。圖26圖示了本實施例中的讀取操作。在圖26中，橫軸表示時間，且縱軸表示電壓值。如圖26所示，可以以放寬讀出用電流的電流限制直至位線bl的電壓升高至一定程度的方式進行控制。

當通過施加恒定的讀出用電流來獲得被選單元mca的ir乘積時，電流可以是與寫入或擦除操作相同方向上的電流。因此，在讀取操作期間內，可以施加非常少量的電流以使由電流造成的特性劣化的影響最小化。與此同時，在升高在讀取操作的前期階段內接地至接地電位vss的被選位線的電壓直至選擇元件se被選擇且讀出電壓vout被輸出的情況下，當如上所述地使用非常少量的電流載荷進行充電時，該充電可能根據位線bl的寄生電容cbl而花費很多時間。

為了處理這種情況，可以增大讀出用電流的限制值，或可以直至被選位線的電壓升高至允許選擇元件se供給電流的水平才限制讀出用電流。隨后，在選擇選擇元件se且電流流經電阻變化型元件vr前，可以將讀出用電流限制為預定電流值。此時，在經過由時序控制電路20確定的時間后，可以改變限制電流值。這種方法允許加速被選位線的充電，這使得減少讀取時間成為可能。

[4.3效果]

根據本實施例，電流限制值的基于時間的控制使得加速由于限制讀出用電流而減慢的讀取時間成為可能，從而縮短了讀取時間。

5.第五實施例

接著，提供關于本發明的第五實施例的說明。在下文中，適當地省略關于具有與上述的第一實施例至第四實施例的構造和工作類似的構造和工作的任何組件部分的說明。

[5.1構造]

(5.1.1非易失性存儲裝置的總體構造例)

圖27圖示了根據本發明第五實施例的非易失性存儲裝置1-4的總體構造例。非易失性存儲裝置1-4可以在圖25所示的非易失性存儲裝置1-3的構造中還包括代替時序控制電路20的依從性電流控制電路21。任何其他的構造可以大致類似于圖25所示的非易失性存儲裝置1-3的構造。同樣在本實施例中，通過以使用上述1d1r型電阻變化型存儲元件的非易失性存儲裝置作為示例來提供說明。此外，通過以使用上述電流施加/電壓感測方法的情況作為示例來說明讀取方法。

依從性電流控制電路21可以是根據被選位線的位線電壓變化來改變讀出用電流的電流限制值的電流控制電路。

[5.2操作]

(5.2.1讀取操作)

在上述的第四實施例(圖25和圖26)中，提供了關于使用時序控制電路20改變限制電流的方法的說明。在該方法中，可能有必要在通過時序控制選擇選擇元件se前改變限制電流。當在選擇選擇元件se后做出這樣的改變時，這可能造成存儲單元mc的狀態反轉、存儲單元mc自身的破壞或特性劣化，且因此可能需要具有裕度的時序控制。

本實施例涉及這樣的方法：在該方法中，限制電流值遵循被選位線的電壓，且限制電流值隨著被選位線的電壓增大而變得更接近于讀出限制電流值。

圖28圖示了位線電壓與依從性電流之間的關系。當被選位線的電壓是0v時，依從性電流值可以表現出最大值。依從性電流值可以隨著被選位線的電壓增大而更接近于讀出用電流值(讀出用依從性電流icomp)，且可以在電壓達到存儲單元mc的被選電壓前變成讀出用電流值。該方法消除了如上述第四實施例中創建的時序控制的必要性，且允許加速被選位線的充電。

圖29圖示了本實施例中的讀取操作。在圖29中，橫軸表示時間，且縱軸表示電壓值。本實施例中的讀取操作可以大致類似于上述第三實施例中的讀取操作，但是不同之處在于，如圖29所示，電流載荷可以隨著被選位線的電壓而變化且可以在選擇元件se轉變為被選狀態前變成讀出用電流載荷。

[5.3效果]

根據本實施例，響應于被選位線的位線電壓變化來改變讀出用電流的電流限制值，這使得縮短讀取時間成為可能。

6.第六實施例

接著，提供關于本發明的第六實施例的說明。在下文中，適當地省略關于具有與上述的第一實施例至第五實施例的構造和工作類似的構造和工作的任何組件部分的說明。

[6.1構造和操作]

上述第二實施例(圖16至圖18)中的地址補償方法也適用于電壓施加/電流感測方法的非易失性存儲裝置。

與使用如圖1所示的1t1r型電阻變化型存儲元件的非易失性存儲裝置一樣，即使在電壓施加/電流感測方法(圖3)中，也將會由于因要被選擇的位線bl和字線wl的地址造成的配線電阻rbl和rwl的差異而產生輸出電流值的差異。此時，可以通過使用上述第二實施例中的地址補償電路17、以在電壓施加/電流感測方法中響應于地址而校正讀出基準電流iref的方式來抑制由地址造成的任何讀出誤差。

圖30圖示了可適用于電壓施加/電流感測方法的地址補償型基準電流生成電路50的構造。地址補償型基準電流生成電路50可以包括基準電流發生器51、運算放大器op11、電阻器r20、nmos晶體管t40、pmos晶體管t41和t42、多個pmos晶體管t51、t52…t5i以及開關sw20。晶體管t40的柵極端子可以被連接至運算放大器op11的輸出端子。晶體管t41和t42的柵極端子可以彼此連接。開關sw20可以被設置用于各個pmos晶體管t51、t52…t5i。多個pmos晶體管t51、t52…t5i可以被設置為數量對應于位線bl的地址數量和字線wl的地址數量。

基準電流發生器51、運算放大器op11、晶體管t40和電阻器r20可以生成讀出基準電流iref。晶體管t41和t42可以構成電流鏡電路。當不進行地址校正時，晶體管t42的輸出可以變成基極的讀出基準電流iref。可以以這樣的方式根據地址來校正讀出基準電流iref：通過地址解碼器52切換多個pmos晶體管t51、t52…t5i的柵極，并且導通的這些晶體管與晶體管t41一起構成電流鏡電路。

[6.2效果]

根據本實施例，在電壓施加/電流感測方法中，根據待讀取的存儲單元mc的安置位置來改變讀出基準電流iref，這使得提高讀出精度成為可能。根據本實施例，可以補償由配線電阻rbl和rwl造成的讀出用電流的相對于讀出地址的變化，且可以抑制任何讀出誤差。

7.其他實施例

通過本發明實現的技術不限于上述的各實施例的說明，且可以以各種方式得到修改。

例如，根據本發明的非易失性存儲裝置也可適用于除了電阻變化型存儲裝置(reram)以外的任何存儲裝置，諸如cbram、pcram、mram和sttram等。

此外，例如，本發明可以被如下地構造。

(1)一種非易失性存儲裝置，其包括：

多條位線；

多條字線；

存儲單元陣列，其具有多個存儲單元，各所述存儲單元包括非易失性存儲元件，所述多個存儲單元中的各者被布置在所述多條位線與所述多條字線的多個交叉部中的各交叉部處；

基準電壓生成電路，其產生讀出基準電壓，所述讀出基準電壓充當用于判別存儲于所述存儲單元上的數據值的基準；

讀出電路，其在電流限制型預定讀出用電流被施加至所述位線的狀態下檢測來自所述存儲單元的讀出電壓的相對于所述讀出基準電壓的值，由此讀取存儲于所述存儲單元上的所述數據值；以及