快閃存儲器與增進快閃存儲器可靠性的方法與流程

本發明是有關于快閃存儲器，特別是有關于增進快閃存儲器可靠性的方法。

背景技術：

快閃存儲器是一種允許在操作中被多次寫入或讀取的存儲器，可用于電子裝置之間傳輸或交換所儲存的數據，例如存儲卡與隨身硬盤的應用。而快閃存儲器亦為目前非揮發性固態儲存領域中相當重要且被廣為應用的技術，也由于快閃存儲器是非揮發性的存儲器，快閃存儲器在儲存數據的運用上不需要消耗電力，此為快閃存儲器的優勢。

快閃存儲器所使用的晶體管的柵極結構具備一控制柵(control gate)和一浮柵(floating gate)，浮柵是介于控制柵與晶體管的通道之間，通過浮柵的使用，快閃存儲器可完成讀取、寫入以及抹除的三種基本操作模式。在一些應用中，當浮柵被注入電荷時，快閃存儲器所儲存的位即為“0”，相對的，當上述電荷從浮柵中移除后，上述位即為“1”，而快閃存儲器就是通過上述將電荷注入或移除于浮柵的原理，而使得本身具有重復讀寫的特性。

而在一些實際應用中，快閃存儲器寫入動作的測試過程，會受到測試溫度以及電荷捕獲(trapping)現象的影響，使測試結果對于浮柵所儲存的電荷量產生誤判，而造成測試結果錯誤，進而導致快閃存儲器的制造良品率下降。

技術實現要素：

有鑒于此，本發明提供一種快閃存儲器以及增進快閃存儲器可靠性的方法，以克服前述問題。

本發明提供一種增進快閃存儲器可靠性的方法，該快閃存儲器包括一字線、一位線、一參考位準線及一由晶體管構成的快閃存儲器單元，該晶體管具有一連接該字線的柵極結構、一連接該位線的第一源/漏極和一連接該參考位準線的第二源/漏極。而 該方法包括于一寫入期間，通過該字線、位線及參考位準線，分別施加一第一開啟電壓、一第一電壓及一第二電壓至該柵極結構、第一源/漏極和第二源/漏極，以對該快閃存儲器單元執行一寫入動作；于該寫入期間之后的一測試期間，通過該字線、位線及參考位準線，分別施加一第二開啟電壓、一第三電壓及一第四電壓至該柵極結構、第一源/漏極和第二源/漏極，以執行一測試動作，該測試動作為測試該寫入期間寫入該快閃存儲器單元的數據；其中，該第一開啟電壓大于該第二開啟電壓、該第一電壓大于該第二電壓，且該第四電壓大于該第三電壓。

如上述增進快閃存儲器可靠性的方法，其中該快閃存儲器單元于該測試期間會產生一測試電流，且該方法更包括當該測試電流的電流量低于一第一預定電流量時，結束該測試動作；以及當該測試電流的電流量高于該第一預定電流量時，重新執行該寫入動作。

如上述增進快閃存儲器可靠性的方法，其中該晶體管的柵極結構具備一控制柵以及一浮柵。

本發明提供一種快閃存儲器，包括至少一電壓控制電路；至少一字線，耦接對應的一電壓控制電路；至少一位線，耦接該電壓控制電路；至少一參考位準線，耦接該電壓控制電路；以及至少一快閃存儲器單元。該快閃存儲器單元包括一晶體管，該晶體管的柵極結構耦接該字線，該晶體管的第一源/漏極耦接該位線，且該晶體管的第二源/漏極耦接該參考位準線；其中，在一寫入期間，該電壓控制電路通過該字線提供一第一開啟電壓于該柵極結構、通過該位線提供一第一電壓于該第一源/漏極以及通過該參考位準線提供一第二電壓于該第二源/漏極，以對該快閃存儲器單元執行一寫入動作；其中，在該寫入動作執行之后的一測試期間，該電壓控制電路通過該字線提供一第二開啟電壓于該柵極結構、通過該位線提供一第三電壓于該第一源/漏極以及通過該參考位準線提供一第四電壓于該第二源/漏極，以執行一測試動作，該測試動作為測試該寫入期間寫入該快閃存儲器單元的數據；其中，該第一開啟電壓大于該第二開啟電壓、該第一電壓大于該第二電壓，且該第四電壓大于該第三電壓。

如上述的快閃存儲器，其中該晶體管的柵極結構具備一控制柵以及一浮柵。

如上述的快閃存儲器，其中該快閃存儲器單元更包括：一第二晶體管，該第二晶體管的柵極結構連接該字線，該第二晶體管的第一源/漏極耦接一第二位線，且該晶體管的第二源/漏極耦接該參考位準線；其中，該第二位線，耦接對應的該第一電壓 控制電路或對應的一第二電壓控制電路。

如上述的快閃存儲器，其中該等參考位準線是耦接于同一電壓。

如上述的快閃存儲器，其中該快閃存儲器是反或柵NOR型快閃存儲器。

通過實施本發明，可增進快閃存儲器的可靠性，防止快閃存儲器的制造良品率下降。

附圖說明

圖1A是依據本發明一實施例的快閃存儲器的一晶體管的示意圖。

圖1B是依據本發明一實施例的快閃存儲器的一晶體管的示意圖。

圖2A是依據本發明一實施例的一快閃存儲器的寫入動作的示意圖。

圖2B是依據本發明一實施例的一快閃存儲器的測試動作的示意圖。

圖3A是依據本發明一實施例的一反或柵快閃存儲器的寫入動作的示意圖。

圖3B是依據本發明一實施例的一反或柵快閃存儲器的測試動作的示意圖。

圖4是依據本發明一實施例的增進快閃存儲器可靠性的方法流程圖。

附圖標號

100 晶體管

101 柵極結構

101a 控制柵

101b 氧化層

101c 浮柵

101d 氧化層

102 第一源/漏極

103 第二源/漏極

104 P型基板

106、107 多負電荷

200 快閃存儲器區塊

201 電壓控制器

203 控制柵

204 第一源/漏極

205 第二源/漏極

M₁ 快閃存儲器單元

B₀、B₁ 位線

W₀ 字線

SL 參考位準線

300 反或柵快閃存儲器區塊

M₁₁-M₁₃、M₂₁-M₂₃ 開關元件

S₁₁-S₂₃ 柵極

M₁₄、M₂₄ 反或柵快閃存儲器單元

301 電壓控制器

303 控制柵

304 第一源/漏極

305 第二源/漏極

I_w 寫入電流

I_t 測試電流

400 流程圖

401-404 步驟

具體實施方式

為讓本發明的上述目的、特征和優點能更明顯易懂，下文特舉出本發明的具體實施例，并配合所附圖式，作詳細說明如下。

圖1A是依據本發明一實施例的一快閃存儲器的一晶體管100的示意圖。晶體管100包括一柵極結構101，一第一源/漏極102，以及一第二源/漏極103。柵極結構101形成于該P型基板104上，具有一控制柵101a、一浮柵101c以及氧化層101b與101d。第一和第二源/漏極102、103，是由N型摻雜區所構成，并設置于該柵極結構101兩側的P型基板104中。于柵極結構101中，控制柵101a和浮柵101c之間以氧化層101b而電性隔離，浮柵101c和P型基板104間有氧化層101d。

在本實施例中，該快閃存儲器在一寫入期間執行一寫入動作，晶體管100的控制柵101a連接一第一開啟電壓；第一源/漏極102連接一第一電壓；以及第二源/漏極103連接一第二電壓，在本實施例中，該第一電壓大于該第二電壓。在一些實施例中， 該第一開啟電壓可為9伏特；該第一電壓可為4伏特；以及該第二電壓可為0伏特，但本發明并不以此為限制。

由于該第一電壓大于該第二電壓，該寫入動作施加至控制柵101a、第一源/漏極102與第二源/漏極103的電壓會造成熱電子注入到浮柵101c中，晶體管100將會具有對應于浮柵101c中電荷的一臨界電壓。在此同時，由于電荷捕獲現象的發生，氧化層101d亦具備多負電荷107，多負電荷107主要會屏蔽部分控制柵101a與第二源/漏極103之間的電場(亦即主要會屏蔽第一源/漏極102、第二源/漏極103中電壓較低者以及控制柵101a之間的電場)，進而影響該臨界電壓。其中，氧化層101d中的多負電荷107會受到環境溫度的影響，例如在一高溫測試之后，多負電荷107會部分散逸或從氧化層101d中移除。

在本實施例中，在該寫入動作執行之后的一測試期間，該快閃存儲器進而執行一測試動作，該測試動作用以測試該寫入動作是否已完成。通過施加電壓于控制柵101a、第一源/漏極102以及第二源/漏極103，以檢測于第一源/漏極102以及第二源/漏極103之間導通的一測試電流是否小于一預定電流量，若該測試電流小于該預定電流量則該寫入動作已完成。

根據以往的操作方式，以往測試動作是將控制柵101a連接一第二開啟電壓；第一源/漏極102連接一第三電壓；以及第二源/漏極103連接一第四電壓，其中該第三電壓大于該第四電壓且該第一開啟電壓大于該第二開啟電壓，也就是說，在以往測試動作中，第一源/漏極102以及第二源/漏極103的電壓大小關是與該寫入動作相同。上述已知操作方式使晶體管100的該臨界電壓會明顯受到多負電荷107的影響(如前述的現象，多負電荷107主要會屏蔽第一源/漏極102、第二源/漏極103中電壓較低者以及控制柵101a之間的電場)，造成晶體管100在以往測試動作完成后，再進一步經過該高溫測試的狀況下，晶體管100的該臨界電壓可能還會發生明顯的變化，此現象可能導致該快取存儲器的讀取錯誤。舉例而言，當以往測試動作已檢測該測試電流小于該預定電流量時，亦即該寫入動作已完成，該快取存儲器的讀取值應為“0”，但在進一步經過該高溫測試后，晶體管100的該臨界電壓因為多負電荷107的減少(例如圖1B所示的多負電荷107完全消失的情況)而下降，造成晶體管100于第一源/漏極102以及第二源/漏極103之間導通的電流大于預期的電流量，導致該快取存儲器的讀取值變為“1”，因此產生讀取錯誤。

而在本實施例中，該測試動作是將晶體管100的控制柵101a連接一第二開啟電壓；第一源/漏極102連接一第三電壓；以及第二源/漏極103連接一第四電壓，且該第四電壓是大于該第三電壓、該第一開啟電壓是大于該第二開啟電壓。在一些實施例中，該第二開啟電壓可為6伏特；該第三電壓可為0伏特；以及該第四電壓可為1伏特，但本發明并不以此為限制。

由于本實施例的該第四電壓大于該第三電壓，亦即該測試動作的第一源/漏極102以及第二源/漏極103的電壓大小關系與該寫入動作相反，因此晶體管100的該臨界電壓明顯較不受多負電荷107所影響，因此，本實施例的該測試動作將較以往測試動作更能抵抗多負電荷107所造成的影響，且明顯更能避免讀取錯誤。

圖2A是依據本發明一實施例的一快閃存儲器區塊200中一快閃存儲器單元M₁的一寫入動作的示意圖。一快閃存儲器可通過連接多個快閃存儲器區塊200來組成。快閃存儲器區塊200包括一電壓控制器201、快閃存儲器單元M₁、一位線B₀、一參考位準線SL以及一字線W₀，其中快閃存儲器單元M₁為具有和前述晶體管100相同結構的晶體管。快閃存儲器區塊200的快閃存儲器單元M₁于一寫入期間執行該寫入動作，快閃存儲器單元M₁的一控制柵203通過字線W₀耦接電壓控制器201所提供的該第一開啟電壓；快閃存儲器單元M₁的一第一源/漏極204通過位線B₀耦接電壓控制器201所提供的該第一電壓；以及快閃存儲器單元M₁的一第二源/漏極205通過參考位準線SL耦接電壓控制器201所提供的該第二電壓，其中該第一電壓大于該第二電壓，且快閃存儲器單元M₁產生一寫入電流I_w。當該寫入動作完成時，快閃存儲器單元M₁內的電荷分布如圖1A所示，且快閃存儲器區塊200進而執行一測試動作，如圖2B所示。

圖2B是依據本發明一實施例的一快閃存儲器區塊200中一快閃存儲器單元M₁的該測試動作的示意圖。在該寫入期間之后的該測試期間，快閃存儲器區塊200的快閃存儲器單元M₁執行該測試動作，快閃存儲器單元M₁的控制柵203通過字線W₀耦接電壓控制器201所提供的該第二開啟電壓；快閃存儲器單元M₁的一第一源/漏極204通過位線B₀耦接電壓控制器201所提供的該第三電壓；以及快閃存儲器單元M₁的一第二源/漏極205通過參考位準線SL耦接電壓控制器201所提供的該第四電壓，其中該第四電壓大于該第三電壓且該第一開啟電壓大于該第二開啟電壓。其中，快閃存儲器單元M₁產生一測試電流I_t。

在一些實施例中，快閃存儲器區塊200執行該測試動作時，快閃存儲器單元M₁內的電荷分布如圖1A所示，且該測試動作所產生的控制柵203與第一源/漏極204之間的一臨界電壓不會受多負電荷107所影響。

在一些實施例中，當測試電流I_t低于一預定電流時，快閃存儲器區塊200結束該測試動作，反之，當測試電流I_t高于該預定電流時，快閃存儲器區塊200重新執行該寫入動作。

上述快閃存儲器區塊200的寫入與測試動作，亦可擴展至一反或柵快閃存儲器(Nor Flash)，如圖3A與圖3B所示。圖3A是依據本發明一實施例的一反或柵快閃存儲器區塊300中一反或柵快閃存儲器單元M₁₄的一寫入動作的示意圖。一反或柵快閃存儲器可通過連接多個反或柵快閃存儲器區塊300來組成。反或柵快閃存儲器區塊300包括一電壓控制器301、開關元件M₁₁～M₁₃以及M₂₁～M₂₃、反或柵快閃存儲器單元M₁₄與M₂₄、位線B₀與B₁、一參考位準線SL以及一字線W₀，其中反或柵快閃存儲器單元M₁₄以及M₂₄各為具有和前述晶體管100相同結構的晶體管。反或柵快閃存儲器區塊300于一寫入期間執行該寫入動作，開關元件M₁₁～M₁₃的柵極S₁₁～S₁₃耦接電壓控制器301所提供的一高電壓以導通開關元件M₁₁～M₁₃的電流路徑，而反或柵快閃存儲器單元M₁₄的一控制柵303通過字線W₀耦接電壓控制器301所提供的該第一開啟電壓；反或柵快閃存儲器單元M₁₄的一第一源/漏極304通過位線B₀耦接電壓控制器301所提供的該第一電壓；以及反或柵快閃存儲器單元M₁₄的一第二源/漏極305通過參考位準線SL耦接電壓控制器301所提供的該第二電壓，其中該第一電壓大于該第二電壓，且反或柵快閃存儲器單元M₁₄產生一寫入電流I_w。當該寫入動作完成時，反或柵快閃存儲器單元M₁₄內的電荷分布如圖1A所示，且反或柵快閃存儲器區塊300進而執行一測試動作，如圖3B所示。

在該寫入期間之后的該測試期間，反或柵快閃存儲器區塊300執行該測試動作，開關元件M₁₁～M₁₃的柵極S₁₁～S₁₃耦接電壓控制器301所提供的該高電壓以導通開關元件M₁₁～M₁₃的電流路徑，而反或柵快閃存儲器單元M₁₄的控制柵303通過字線W₀耦接電壓控制器301所提供的該第二開啟電壓；反或柵快閃存儲器單元M₁₄的第一源/漏極304通過位線B₀耦接電壓控制器301所提供的該第三電壓；以及反或柵快閃存儲器單元M₁₄的第二源/漏極305通過參考位準線SL耦接電壓控制器301所提供的該第四電壓，其中該第四電壓大于該第三電壓且該第一開啟電壓大于該第二開啟電壓。 其中，反或柵快閃存儲器單元M₁₄產生一測試電流I_t。

在一些實施例中，反或柵快閃存儲器區塊300執行該測試動作時，反或柵快閃存儲器單元M₁₄內的電荷分布如圖1A所示，且該測試動作所產生的控制柵303與第一源/漏極304之間的一臨界電壓不會受多負電荷107所影響。

當測試電流I_t低于一預定電流時，反或柵快閃存儲器區塊300結束該測試動作，反之，當測試電流I_t高于該預定電流時，反或柵快閃存儲器區塊300重新執行該寫入動作。

在一些實施例中，通過多快閃存儲器區塊200所構成的快閃存儲器，或通過多反或柵快閃存儲器區塊300所構成的反或柵快閃存儲器，該反或柵快閃存儲器或快閃存儲器的多參考位準線皆連接至一相同電壓位準。

圖4是依據本發明一實施例的增進快閃存儲器可靠性的方法流程圖400。在步驟401中，一快閃存儲器單元的一晶體管的一控制柵耦接一第一開啟電壓；該晶體管的一第一源/漏極耦接一第一電壓；以及該晶體管的一第二源/漏極耦接一第二電壓，藉此執行一寫入動作，其中該第一電壓大于該第二電壓。在步驟402中，該控制柵耦接一第二開啟電壓；該第一源/漏極耦接一第三電壓；以及該第二源/漏極耦接一第四電壓，藉此執行一測試動作并產生一測試電流，其中該第四電壓大于該第三電壓且該第一開啟電壓大于該第二開啟電壓。在步驟403中，若該測試電流大于一預定電流量，回到步驟401；若該測試電流小于該預定電流量，進入到步驟404。流程圖400結束于步驟404。

本發明雖以較佳實施例揭露如上，然其并非用以限定本發明的范圍，任何熟習此項技藝者，在不脫離本發明的精神和范圍內，當可做些許的更動與潤飾，因此本發明的保護范圍當視申請專利范圍所界定者為準。