內容尋址存儲單元電路及其搜索和寫操作方法、存儲器與流程

本發明涉及模擬電路領域，尤其涉及一種內容尋址存儲單元電路及其搜索和寫操作方法、存儲器。

背景技術：

內容可尋址存儲器(英文全稱：Content Addressable Memory，縮寫：CAM)是一種特殊的存儲陣列。它通過將輸入數據與CAM中存儲的所有數據項同時進行比較，迅速判斷出輸入數據是否與CAM中的存儲數據項相匹配，并給出匹配數據項的對應地址和匹配信息。CAM以其高速查找、大容量等特點而被廣泛地應用于電訊、網絡等領域。

憶阻器是是除電阻、電容、電感之外的第四種基本電路元件，它代表著電荷與磁通量之間的關系。憶阻器的電阻會隨著通過的電流量而改變，即使電流停止，憶阻器的電阻仍然會停留在之前的值，直到接受到反向的電流它才會被推回去。憶阻器的高阻態和低阻態可以用來存儲“0”和“1”，用于信息存儲，具有非易失性、低功耗、高速、高集成度等優點。將憶阻器和CAM結合起來，用憶阻器充當CAM的存儲材料，可以使CAM在掉電時仍能保存數據，使其功耗大幅度降低。

請參閱圖1，圖1為現有的一種基于憶阻器的內容存儲單元的結構示意圖。如圖1所示，MOS管T5、T3、T4、T6的源極和漏極依次串聯，其中，T5的源極和數據線D/S相連，T6的漏極和數據線相連。T5和T6的柵極分別和搜索數據線SS相連。T3的柵極同時和T1的源極、憶阻器2的一端相連。T4的柵極同時和T2的源極、憶阻器3的一端相連。T1的柵極和T2的柵極分別和寫信號線WS相連。T1的漏極和數據線D/S相連，T2的漏極和數據線相連。憶阻器2的另一端和憶阻器3的另一端分別和公共電壓線VL相連。匹配線ML和輸出線ML(n+1)分別和MOS管T7的源極和漏極相連，且T7的柵極同時和T3的漏極、T4的源極相連。

下面對圖1所示電路的工作過程進行描述。

在寫操作中，搜索信號線SS輸入低電平，使得MOS管T4和T5截止。 寫信號線WS輸入高電平，使得MOS管T1和T2導通，此時數據線D/S和D/S通過MOS管T1和T2改變憶阻器2和3的阻值，以進行寫操作存儲數據。

在讀操作中，寫信號線WS輸入低電平，使得MOS管T1和T2截止。搜索信號線SS輸入高電平，使得MOS管T4和T5導通。公共電壓線VL的電位設置為V_DD/2。根據憶阻器之前存入的數據(用高低阻值表示)來決定是MOS管T3還是T4導通。若T3導通則MOS管T7的柵極的電位就為數據線D/S上的電壓，若T4導通則MOS管T7的柵極的電位為數據線D/S上的電壓。綜上所述，當憶阻器存儲的電壓和數據線上的電壓一致，則MOS管T7柵極的電壓為高電平，MOS管T7導通ML(n)端的電流會傳遞到ML(n+1)端，反之則不能。

然而，在該種電路方案中，使用的MOS管較多，使得布線復雜，增加了系統的功耗和制造成本。

技術實現要素：

本發明實施例提供了一種結構簡單的內容尋址存儲單元電路。

第一方面，提供一種內容尋址存儲單元電路，所述電路包括：第一憶阻器(ME1)、第二憶阻器(ME2)、搜索信號線(SS)、寫信號線(WS)、匹配線(WL)、輸出線(OP)、第一數據線(D/S)、第二數據線公共電壓線(VL)、第一晶體管(M1)、第二晶體管(M2)、第三晶體管(M3)；

所述第一憶阻器(ME1)的一端和所述第二憶阻器(ME2)的一端相連，且相連處為分壓點；所述第一憶阻器(ME1)的另一端與所述第一數據線(D/S)相連，所述第二憶阻器(ME2)的另一端與所述第二數據線相連；

所述分壓點、所述公共電壓線(VL)和所述寫信號線(WS)分別與所述第一晶體管(M1)相連，所述寫信號線(WS)的輸出用于控制所述分壓點與所述公共電壓線(VL)之間的導通與斷開；

所述分壓點、所述搜索信號線(SS)、所述第三晶體管(M3)分別與所述第二晶體管(M2)相連，所述搜索信號線的輸出用于控制所述分壓點與所述第三晶體管(M3)之間的導通與斷開；

所述匹配線(WL)、所述輸出線和所述第二晶體管(M2)分別與所述第三晶體管(M3)相連，所述第二晶體管(M2)的輸出用于控制所述匹配線(WL) 與所述輸出線的導通與斷開。

結合第一方面，在第一方面的第一種實現方式中，所述電路還包括第四晶體管(M)，用于與所述匹配線(WL)和所述輸出線相連，用于控制所述匹配線(WL)與所述輸出線OP的導通與斷開。

結合第一方面，在第一方面的第二種實現方式中，所述第一憶阻器(ME1)的正端和所述第二憶阻器(ME2)的正端相連，或者，所述第一憶阻器(ME1)的負端和所述第二憶阻器(ME2)的負端相連。

結合第一方面，在第一方面的第三種實現方式中，所述第一憶阻器(ME1)的正端和所述第二憶阻器(ME2)負端相連，或者，所述第一憶阻器(ME1)的負端和所述第二憶阻器(ME2)正端相連。

第二方面，提供一種存儲器，其特征在于，包括如上述任一項所述的內容尋址存儲單元電路。

第三方面，提供一種基于第一方面所述的內容尋址存儲單元電路的寫操作方法，所述方法包括：

輸入電壓至所述搜索信號線(SS)，使得所述分壓點和所述第三晶體管(M3)之間斷開；

輸入電壓至所述寫信號線(WS)，使得所述分壓點和所述公共電壓線(VL)之間導通；

分別輸入電壓至所述第一數據線(D/S)和第二數據線且通過所述公共電壓線輸入電壓至所述分壓點，使得所述第一憶阻器(ME1)和所述第二憶阻器(ME2)中的其中一個阻值大于另一個阻值的預置倍數，其中，所述預置倍數大于1倍。

結合第三方面，在第三方面的第一種實現方式中，所述內容尋址存儲單元電路中，所述第一憶阻器(ME1)的正端和所述第二憶阻器(ME2)的正端相連，或者，所述第一憶阻器(ME1)的負端和所述第二憶阻器(ME2)的負端相連；

所述第一數據線(D/S)、所述公共電壓線(VL)、所述第二數據線上的電壓依次降低或者依次升高。

結合第三方面的第一種實現方式，在第三方面的第二種實現方式中，所 述公共電壓線(VL)上的電壓為所述第一數據線(D/S)上的電壓與所述第二數據線上的電壓的平均值。

結合第三方面，在第三方面的第三種實現方式中，所述第一憶阻器(ME1)的正端和所述第二憶阻器(ME2)負端相連，或者，所述第一憶阻器(ME1)的負端和所述第二憶阻器(ME2)正端相連；

所述第一數據線(D/S)和所述第二數據線上的電壓均大于或者均小于所述公共電壓線(VL)上的電壓。

第四方面，提供一種基于第一方面所述的內容尋址存儲單元電路的搜索操作方法，所述方法包括：

輸入電壓至所述寫信號線(WS)，使得所述分壓點和所述公共電壓線(VL)之間斷開；

輸入高電平至所述匹配線WL；

分別輸入電壓至所述第一數據線(D/S)和第二數據線其中所述第一數據線(D/S)和第二數據線的其中一個的電壓為高電平，另一個的電壓為低電平，使得所述分壓點A處形成高電平或者低電平；

輸入電壓至所述搜索信號線(SS)，使得所述分壓點和所述第三晶體管(M3)之間導通；

當所述輸出線OP輸出高電平時，確定讀取到所述內容尋址存儲單元電路存儲的數據為0和1之間的一個，否則確定讀取到所述內容尋址存儲單元電路存儲的數據為0和1之間的另一個。

結合第四方面，在第四方面的第一種實現方式中，所述輸入電壓至所述搜索信號線(SS)，使得所述分壓點和所述第三晶體管(M3)之間導通，之前還包括：

輸入電壓至所述搜索信號線(SS)，使得所述分壓點和所述第三晶體管(M3)之間斷開。從以上技術方案可以看出，本發明實施例具有以下優點：

本發明中，內容尋址存儲單元電路的結構布線簡單，降低了內容尋址存儲單元電路的功耗和制作成本。

附圖說明

圖1為現有的一種內容尋址存儲單元電路的結構示意圖；

圖2為本發明的內容尋址存儲單元電路的一種實施例的結構示意圖；

圖3為基于圖2所示內容尋址存儲單元電路的寫操作的流程示意圖；

圖4為基于圖2所示內容尋址存儲單元電路的搜索操作的流程示意圖。

具體實施方式

為了使本技術領域的人員更好地理解本發明方案，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分的實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都應當屬于本發明保護的范圍。

本發明的說明書和權利要求書及上述附圖中的術語“包括”和“具有”以及它們的任何變形，意圖在于覆蓋不排他的包含，例如，包含了一系列步驟或單元的過程、方法、系統、產品或設備不必限于清楚地列出的那些步驟或單元，而是可包括沒有清楚地列出的或對于這些過程、方法、系統、產品或設備固有的其它步驟或單元。

如圖2所示，圖2為本發明的內容尋址存儲單元電路的一種實施例的結構示意圖。

如圖2所示，本實施例中的單元電路包括第一憶阻器ME1、第二憶阻器ME2、搜索信號線SS、寫信號線WS、匹配線WL、輸出線、第一數據線D/S、第二數據線公共電壓線VL、第一晶體管M1、第二晶體管M2、第三晶體管M3。

所述第一憶阻器ME1的一端和所述第二憶阻器ME2的一端相連。為描述方便，將第一憶阻器ME1和第二憶阻器ME2的相連處稱為分壓點A。所述第一憶阻器ME1的另一端與所述第一數據線D/S相連，所述第二憶阻器ME2的另一端與所述第二數據線相連。

所述分壓點A、所述公共電壓線VL和所述寫信號線WS分別與所述第一晶體管M1相連，所述寫信號線WS的輸出用于控制所述分壓點A與所述公共電壓線VL之間的導通與斷開。

所述分壓點A、所述搜索信號線SS、所述第三晶體管M3分別與所述第二晶體管M2相連，所述搜索信號線SS的輸出用于控制所述分壓點A與所述 第三晶體管M3之間的導通與斷開。

所述匹配線WL、所述輸出線和所述第二晶體管M2分別與所述第三晶體管M3相連，所述第二晶體管M2的輸出用于控制所述匹配線WL與所述輸出線的導通與斷開。

本實施例中，第一憶阻器ME1和所述第二憶阻器ME2相連的結構方式有多種。

例如，所述第一憶阻器ME1和所述第二憶阻器ME2相同一端相連。如圖2所示，憶阻器有黑邊的一端稱為負端，另一端稱為正端。在圖2中，所述第一憶阻器ME1的正端與所述第二憶阻器ME2的正端相連。或者，實際應用中，也可以是第一憶阻器ME1的負端與所述第二憶阻器ME2的負端相連。

例如，所述第一憶阻器ME1和所述第二憶阻器ME2不同的一端相連。所述第一數據線D/S和所述第二數據線上的電壓均大于或者均小于所述公共電壓線VL上的電壓。這樣，所述第一數據線D/S到分壓點A之間形成的電勢差的方向，與分壓點A到第二數據線之間形成的電勢差的方向相反。由于第一憶阻器ME1和第二憶阻器ME2不同的一端相連，那么相反方向的電勢差會使得其中一個憶阻器的電阻變大，使得另一個憶阻器的電阻變小。

可選的，本實施例中，所述電路還包括第四晶體管M，用于與所述匹配線WL和所述輸出線OP相連，用于控制所述匹配線WL與所述輸出線OP的導通與斷開。這樣，可以實現電路的三態功能。具體的，輸入高電平至所述匹配線WL；輸入電壓至所述第四晶體管M，使得所述匹配線WL與所述輸出線之間導通。這樣，輸出線OP可以直接輸出高電平。

例如，當第四晶體管M為MOS管時，第四MOS管M的源極和漏極分別與匹配線WL和輸出線OP相連。輸入高電平至第四MOS管M的柵極，使得匹配線WL與所述輸出線之間導通，輸出線OP直接輸出高電平。

本實施例中，晶體管可以是場效應管、三極管或者其他晶體管，在此不作限制。為方便理解，下面以MOS管為例對本實施例中的電路結構進行詳細描述。

具體的，第一MOS管M1的柵極與寫信號線WS相連，源極與公共電壓 線VL相連，漏極與分壓點A相連。第二MOS管M2的柵極與搜索信號線SS相連，源極與分壓點A相連，漏極與第三MOS管M3的柵極相連。第三MOS管M3的漏極與匹配線WL相連，源極與輸出線相連。

圖2所示的內容尋址存儲單元電路的操作方法包括寫操作和搜索操作。下面對圖2所示電路的寫操作工作流程進行描述。

如圖3所示，圖3為基于圖2所示內容尋址存儲單元電路的寫操作的流程示意圖。本實施例中，該操作方法包括：

301、輸入電壓至所述搜索信號線SS，使得分壓點A和第三晶體管M3之間斷開。

具體的，當第二晶體管M2為NMOS管時，輸入低電平至搜索信號線SS，使得第二NMOS管M2的源極和漏極之間斷開，進而使得分壓點A和第三晶體管M3之間斷開。

302、輸入電壓至所述寫信號線WS，使得分壓點A和公共電壓線VL之間導通。

具體的，當第一晶體管M1為NMOS管時，輸入高電平至寫信號線WS，使得第一NMOS管M1的源極和漏極之間導通，這樣，公共電壓線VL的電壓可以將分壓點A的電壓鉗制住。

303、分別輸入電壓至第一數據線D/S、第二數據線且通過公共電壓線輸入電壓至分壓點A，使得所述第一憶阻器ME1和所述第二憶阻器ME2中的其中一個阻值大于另一個阻值的預置倍數，其中，該預置倍數大于1倍。

本實施例中，根據憶阻器電阻不同將憶阻器定義為代表不同的邏輯值。例如，當憶阻器的阻值高于第一預置數值時，將憶阻器定義為代表邏輯“0”，當憶阻器的阻值低于第二預置數值時，將憶阻器定義為代表邏輯“1”。或者，當憶阻器的阻值高于第一預置數值時，將憶阻器定義為代表邏輯“1”，當憶阻器的阻值低于第二預置數值時，將憶阻器定義為代表邏輯“0”。其中，第一預置數值大于第二預置數值。這樣，當將第一憶阻器M1和第二憶阻器M2表示“10”時，內容尋址存儲單元電路內存儲的數據為0和1之間的一個，當第一憶阻器M1和第二憶阻器M2表示“01”時，內容尋址存儲單元電路內存儲的數據為0和1之間的另一個。

下面以當憶阻器的阻值高于第一預置數值時表示邏輯“0”，當憶阻器的阻值低于第二預置數值時表示邏輯“1”，且第一憶阻器M1和第二憶阻器M2表示“01”時，內容尋址存儲單元電路內存儲的數據為0為例進行描述。

具體的，第一憶阻器M1和第二憶阻器M2分別包括正端和負端，其中第一憶阻器M1的正端和第二憶阻器M2的正端相連，或者，第一憶阻器M1的負端和第二憶阻器M2的負端相連。所述第一數據線(D/S)、所述公共電壓線(VL)、所述第二數據線上的電壓依次降低或者依次升高。例如，公共電壓線(VL)上的電壓為所述第一數據線(D/S)上的電壓與所述第二數據線上的電壓的平均值。。

由于第一數據線D/S到分壓點A的電勢差，和分壓點A到第二數據線的電勢差的方向相同，而第一憶阻器M1和第二電阻器M2的正端指向負端的方向相反，因此，第一憶阻器M1形成高電阻，第二憶阻器M2形成低電阻，也即第一憶阻器M1表示邏輯“0”，第二憶阻器M2表示邏輯“1”，以在內容尋址存儲單元電路內寫入數據“0”。或者，第一憶阻器M1形成低電阻，第二憶阻器M2形成高電阻，也即第一憶阻器M1表示邏輯“1”，第二憶阻器M2表示邏輯“0”，以在內容尋址存儲單元電路內寫入數據“1。

需注意的是，本實施例中的憶阻器的電阻只有在該憶阻器的兩端的壓差大于預定數值時才會改變。因此，本實施例中，所述第一數據線(D/S)、所述公共電壓線(VL)、所述第二數據線上的電壓的大小需能夠使得第一憶阻器M1和第二憶阻器M2的阻值發生改變，而且，需使得第一憶阻器M1和第二憶阻器M2中的其中一個的阻值大于另一個阻值的預置倍數，其中，該預置倍數大于1倍(具體原因以及預置倍數的具體數值在圖4所示實施例中進行解釋。)

當然，實際應用中，公共電壓線輸入的電壓的電壓也可以不用位于第一數據線D/S輸入的電壓和第二數據線輸入的電壓之間，只要使得第一憶阻器和第二憶阻器兩端的壓差的方向相反，且第一憶阻器ME1兩端的壓差和第二憶阻器ME2兩端的壓差使得該兩個憶阻器的其中的一個阻值大于另一個阻值的預置倍數即可。

例如，當第一憶阻器M1的正端和第二憶阻器M2的負端相連，或者第一 憶阻器M1的負端和第二憶阻器M2的正端相連時，且所述第一數據線(D/S)和所述第二數據線上的電壓均大于或者均小于所述公共電壓線(VL)上的電壓時，由于第一憶阻器M1和第二憶阻器M2兩者的正端指向負端的方向相同，而第一憶阻器M1和第二憶阻器M2兩者的兩端壓差相反，因此，第一憶阻器M1和第二憶阻器M2中的其中一個的阻值大于另一個的阻值。當然，第一憶阻器M1兩端的壓差以及第二憶阻器M2兩端的壓差需足夠大，以分別使得第一憶阻器M1的阻值和第二憶阻器M2中的阻值發生變化。

如圖4所示，圖4為基于圖2所示內容尋址存儲單元電路的搜索操作的流程示意圖。本實施例中，該操作方法包括：

401、輸入電壓至所述寫信號線WS，使得分壓點A和公共電壓線VL之間斷開。

本實施例中，由于是對內容尋址存儲單元電路內的所存儲的數據進行讀取，而不是寫入，因此先將分壓點A和公共電壓線VL之間斷開，以避免寫入數據。

具體的，當第一晶體管M1為NMOS管時，輸入低電平至寫信號線WS，使得第一晶體管M1的源極和漏極之間斷開，進而使得分壓點A和公共電壓線VL之間斷開。

402、輸入高電平至所述匹配線WL。

匹配線WL輸入高電平。第三晶體管M3控制這匹配線WL和輸出線OP之間的導通和斷開。當導通時，輸出線OP輸出高電平，當斷開時，輸出線OP輸出低電平。那么，可以用輸出線OP輸出高電平表示讀取到的數據和搜索的數據一致，輸出低電平表示讀取到的數據和搜索的數據不一致。或者，用輸出線OP輸出高電平表示讀取到的數據不一致，輸出低電平表示讀取到的數據和搜索的數據一致，在此不作限制。

403、分別輸入電壓至所述第一數據線(D/S)和第二數據線其中所述第一數據線(D/S)和第二數據線的其中一個的電壓為高電平，另一個的電壓為低電平，使得所述分壓點A處形成高電平或者低電平。

本實施例中，可以用輸入高電平至第一數據線(D/S)，且輸入低電平至第二數據線來表示搜素該內容尋址存儲單元電路中存儲的數據是否為 1，用輸入低電平至第一數據線(D/S)，且輸入高電平至第二數據線來表示搜素該內容尋址存儲單元電路中存儲的數據是否為0。或者，也可以是用輸入高電平至第一數據線(D/S)，且輸入低電平至第二數據線來表示搜素該內容尋址存儲單元電路中存儲的數據是否為0，用輸入低電平至第一數據線(D/S)，且輸入高電平至第二數據線來表示搜素該內容尋址存儲單元電路中存儲的數據是否為1，在此不作限制。

本實施例中，通過輸入電壓至所述第一數據線(D/S)和第二數據線使得分壓點A處形成電壓，且分壓點A處的電壓(為高電平或者低電平)決定了第三晶體管導通還是斷開。而由于第一憶阻器M1和第二憶阻器M2中的其中一個的阻值大于另一個阻值的預置倍數，因此可以通過對所述第一數據線(D/S)和第二數據線的電壓的設置，使得分壓點A處的電壓為高電平或者低電平。

需注意的是，由于所述第一數據線D/S和第二數據線的電壓是為了讀取內容尋址存儲單元電路內的數據，因此，所述第一數據線D/S和第二數據線上的電壓使得該兩個數據線之間的壓差不改變所述第一憶阻器M1和第二憶阻器M2的阻值。

404、輸入電壓至所述搜索信號線SS，使得所述分壓點和所述第三晶體管M3之間導通。

本實施例中，通過使得分壓點A和第三晶體管M3之間導通，由分壓點A處的電壓決定第三晶體管M3是導通還是斷開，也即由分壓點A的電壓決定匹配線WL上的高電平是否可以經過輸出線OP輸出。

具體的，當第二晶體管M2和第三晶體管M3為NMOS管時，輸入高電平至搜索信號線SS，使得第二晶體管M2的源極和漏極之間導通，進而使得分壓點A和第三晶體管M3之間導通，以使得分壓點A的點入輸入第三NMOS管M3的柵極。

405、當所述輸出線OP輸出所述高電平時，確定讀取到所述內容尋址存儲單元電路存儲的數據為0和1之間的一個，否則確定讀取到所述內容尋址存儲單元電路存儲的數據為0和1之間的另一個。

下面以第一憶阻器為高阻值且第二憶阻器為低阻值時表示內容尋址存儲 單元電路存儲的數據為0，且第一數據線D/S輸入的電壓為低電平，第二數據線輸入的電壓為高電平時表示搜索的數據0進行舉例描述。

當圖2所示內容尋址存儲單元電路中第一憶阻器的阻值大于第二憶阻器的阻值的預置倍數時(也即內容尋址存儲單元電路中存儲的數據為0)：

若第一數據線D/S輸入低電平，第二數據線輸入高電平(也即要搜索的數據為0)，那么分壓點A處的電壓為高電平，因此第三NMOSM3導通，輸出線OP輸出高電平，也即當搜索的數據和內容尋址存儲單元電路內存儲的數據相同時輸出高電平。

若第一數據線D/S輸入高電平，第二數據線輸入低電平(也即要搜索的數據為1)，那么分壓點A處的電壓為低電平，因此第三NMOS管M3斷開，輸出線OP輸出低電平，也即當搜索的數據和內容尋址存儲單元電路內存儲的數據不相同時輸出低電平。

從圖2所示內容尋址存儲單元電路的上述搜索工作過程中可看出，分壓點A處需形成高電平時，其中該高電平的具體電壓需使得第三NMOS管M3導通，分壓點A處需形成低電平時，該低電平的具體電壓需使得第三NMOS管M3斷開。而分壓點A處具體形成的電壓決定于第一憶阻器ME1和第二憶阻器ME2的阻值差異，因此，預置倍數的具體設置只要使得分壓點A處形成的高電平時的電壓高于第三NMOS管M3導通閾值，形成的低電平時的電壓低于第三NMOS管M3的導通閾值即可。同理，當第三晶體管不是NMOS管而是其他晶體管時，預置倍數的設置原理同上。

可選的，本實施例中，在步驟404輸入電壓至所述搜索信號線SS，使得所述分壓點和所述第三晶體管M3之間導通，之前還包括：輸入電壓至所述搜索信號線SS，使得所述分壓點和所述第三晶體管M3之間斷開。這樣，可以先讓分壓點處的電壓穩定下來后再導通分壓點和所述第三晶體管M3。

本發明還提供了一種存儲器，該存儲器包括本文中所描述的任意一種內容尋址存儲單元電路。

所屬領域的技術人員可以清楚地了解到，為描述的方便和簡潔，上述描述的系統，裝置和單元的具體工作過程，可以參考前述方法實施例中的對應過程，在此不再贅述。

在本申請所提供的幾個實施例中，應該理解到，所揭露的系統，裝置和方法，可以通過其它的方式實現。例如，以上所描述的裝置實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，例如多個單元或組件可以結合或者可以集成到另一個系統，或一些特征可以忽略，或不執行。另一點，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過一些接口，裝置或單元的間接耦合或通信連接，可以是電性，機械或其它的形式。

所述作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單元，即可以位于一個地方，或者也可以分布到多個網絡單元上。可以根據實際的需要選擇其中的部分或者全部單元來實現本實施例方案的目的。

另外，在本發明各個實施例中的各功能單元可以集成在一個處理單元中，也可以是各個單元單獨物理存在，也可以兩個或兩個以上單元集成在一個單元中。上述集成的單元既可以采用硬件的形式實現，也可以采用軟件功能單元的形式實現。

所述集成的單元如果以軟件功能單元的形式實現并作為獨立的產品銷售或使用時，可以存儲在一個計算機可讀取存儲介質中。基于這樣的理解，本發明的技術方案本質上或者說對現有技術做出貢獻的部分或者該技術方案的全部或部分可以以軟件產品的形式體現出來，該計算機軟件產品存儲在一個存儲介質中，包括若干指令用以使得一臺計算機設備(可以是個人計算機，服務器，或者網絡設備等)執行本發明各個實施例所述方法的全部或部分步驟。而前述的存儲介質包括：U盤、移動硬盤、只讀存儲器(ROM，Read-Only Memory)、隨機存取存儲器(RAM，Random Access Memory)、磁碟或者光盤等各種可以存儲程序代碼的介質。

以上所述，以上實施例僅用以說明本發明的技術方案，而非對其限制；盡管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技術方案的精神和范圍。