存儲器的選擇門驅動電路及其控制裝置、控制方法與流程

本發明涉及半導體領域，尤其涉及一種存儲器的選擇門驅動電路及其控制裝置、控制方法。

背景技術：

非揮發性存儲器(Non-volatile memory，NVRAM)是一種常用的半導體器件，根據材料、結構的不同，NVRAM可分為很多種類。

近些年來，隨著手機、電腦等便攜設備的普及，NVRAM也得到了大力發展。幾乎所有的NVRAM都有選擇門驅動電路。

然而，采用現有的選擇門驅動電路進行驅動，在存儲器高速運行的情況下，如果需要執行讀操作，即所述存儲器需要從待機階段跳轉到讀操作階段，可能因為讀操作字線準備階段時間短，所述驅動電路內部的MOS管之間會產生競爭，導致不能正確地執行讀操作。

技術實現要素：

本發明實施例解決的問題是存儲器在高速運行的情況下不能正確地執行讀操作。

為解決上述問題，本發明實施例提供一種存儲器的選擇門驅動電路，所述選擇門驅動電路包括：第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管；

所述第一NMOS管的柵極連接所述第一PMOS管的柵極，所述第一NMOS管的源極連接所述第三NMOS管的漏極，所述第一NMOS管的漏極連接所述第一PMOS管的漏極及所述第二NMOS管的柵極；

所述第二NMOS管的源極連接所述第三NMOS管的源極，所述第二NMOS管的漏極連接所述第二PMOS管的漏極和第三NMOS管的柵極；

所述第一PMOS管的源極連接所述第二PMOS管的柵極。

可選地，所述的存儲器的選擇門驅動電路還包括：第四NMOS管；

所述第四NMOS管的柵極適于接收第一控制信號，所述第四NMOS管的源極連接所述第一NMOS管的源極，所述第四NMOS管的漏極連接所述第一PMOS管的漏極；

所述第一PMOS管的源極適于接收第二控制信號，所述第二控制信號為所述第一控制信號的反相信號。

可選地，所述的存儲器的選擇門驅動電路還包括：第三PMOS管和第四PMOS管；

所述第三PMOS管的漏極連接所述第四PMOS管的漏極和所述第四NMOS管的柵極并作為第一控制端，所述第三PMOS管的源極連接所述第四PMOS管的源極；

所述第四PMOS管的柵極連接所述第一PMOS管的源極。

可選地，所述的存儲器的選擇門驅動電路還包括：第五NMOS管、第六NMOS管和第七NMOS管；

所述第五NMOS管的漏極連接所述第四NMOS管的柵極，所述第五NMOS管的源極連接所述第六NMOS管的漏極；

所述第六NMOS管的源極連接所述第七NMOS的漏極。

可選地，所述的存儲器的選擇門驅動電路還包括：反相器；

所述反相器適于根據輸入端的所述第一控制信號輸出所述第二控制信號。

為解決上述問題，本發明實施例提供了一種上述存儲器的選擇門驅動電路的控制裝置，所述控制裝置包括：

第一控制單元，適于施加邏輯高電平至所述第二PMOS管的源極；

第二控制單元，適于施加第七控制信號至所述第二NMOS管的源極，所述第七控制信號在所述存儲器為待機階段及讀操作字線準備階段時為邏輯高電平，在所述存儲器為讀操作執行階段時改變至邏輯低電平，讀操作階段包 括所述讀操作字線準備階段和所述讀操作執行階段；

第三控制單元，適于施加邏輯低電平至所述第一PMOS管的柵極；

第四控制單元，適于施加第二控制信號至所述第二PMOS管的柵極，所述第二控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平。

為解決上述問題，本發明實施例提供了一種上述存儲器的選擇門驅動電路的控制裝置，所述控制裝置包括：

第一控制單元，適于施加邏輯高電平至所述第二PMOS管的源極；

第二控制單元，適于施加第七控制信號至所述第二NMOS管的源極，所述第七控制信號在所述存儲器為待機階段及讀操作字線準備階段時為邏輯高電平，在所述存儲器為讀操作執行階段時改變至邏輯低電平，讀操作階段包括所述讀操作字線準備階段和所述讀操作執行階段；

第三控制單元，適于施加邏輯低電平至所述第一PMOS管的柵極；

第四控制單元，適于施加第二控制信號至所述第二PMOS管的柵極，所述第二控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

第五控制單元，適于施加所述第一控制信號至所述第四NMOS管的柵極。

為解決上述問題，本發明實施例提供了另一種上述存儲器的選擇門驅動電路的控制裝置，所述控制裝置包括：

第一控制單元，適于施加邏輯高電平至所述第二PMOS管的源極；

第二控制單元，適于施加第七控制信號至所述第二NMOS管的源極，所述第七控制信號在所述存儲器為待機階段及讀操作字線準備階段時為邏輯高電平，在所述存儲器為讀操作執行階段時改變至邏輯低電平，讀操作階段包括所述讀操作字線準備階段和所述讀操作執行階段；

第三控制單元，適于施加邏輯低電平至所述第一PMOS管的柵極；

第六控制單元，適于施加第九控制信號至所述第三PMOS管的柵極，所 述第九控制信號在所述存儲器為所述待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

第七控制單元，適于施加邏輯高電平至所述第三PMOS管的源極；

第八控制單元，適于施加第十控制信號至第五NMOS管的柵極，所述第十控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

第九控制單元，適于施加第十一控制信號至所述第五NMOS管的源極，所述第十一控制信號在所述存儲器為待機階段時為是邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

第十控制單元，適于施加第十二控制信號至第六NMOS管的柵極，所述第十二控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

第十一控制單元，適于施加第十三控制信號至所述第六NMOS管的源極，所述第十三控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

第十二控制單元，適于施加邏輯低電平至第七NMOS管的源極。

為解決上述問題，本發明實施例提供了一種上述存儲器的選擇門驅動電路的控制方法，所述控制方法包括：

施加邏輯高電平至所述第二PMOS管的源極；

施加第七控制信號至所述第二NMOS管的源極，所述第七控制信號在所述存儲器為待機階段及讀操作字線準備階段時為邏輯高電平，在所述存儲器為讀操作執行階段時改變至邏輯低電平，讀操作階段包括所述讀操作字線準備階段和所述讀操作執行階段；

施加邏輯低電平至所述第一PMOS管的柵極電平；

施加第二控制信號至所述第二PMOS管的柵極，所述第二控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平。

本發明實施例提供了一種存儲器的選擇門驅動電路的控制方法，所述控制方法包括：

施加邏輯高電平至所述第二PMOS管的源極；

施加第七控制信號至所述第二NMOS管的源極，所述第七控制信號在所述存儲器為待機階段及讀操作字線準備階段時為邏輯高電平，在所述存儲器為讀操作執行階段時改變至邏輯低電平，讀操作階段包括所述讀操作字線準備階段和所述讀操作執行階段；

施加邏輯低電平至所述第一PMOS管的柵極電平；

施加第二控制信號至所述第二PMOS管的柵極，所述第二控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

施加所述第一控制信號至所述第四NMOS管的柵極。

本發明實施例提供了一種存儲器的選擇門驅動電路的控制方法，所述控制方法包括：

施加邏輯高電平至所述第二PMOS管的源極；

施加第七控制信號至所述第二NMOS管的源極，所述第七控制信號在所述存儲器為待機階段及讀操作字線準備階段時為邏輯高電平，在所述存儲器為讀操作執行階段時改變至邏輯低電平，讀操作階段包括所述讀操作字線準備階段和所述讀操作執行階段；

施加邏輯低電平至所述第一PMOS管的柵極電平；

施加第九控制信號至所述第三PMOS管的柵極，所述第九控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

施加邏輯高電平至所述第三PMOS管的源極；

施加第十控制信號至第五NMOS管的柵極，所述第十控制信號在所述存儲器為待機階段時階段為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

施加第十一控制信號至所述第五NMOS管的源極，所述第十一控制信號在所述存儲器為待機階段時為階段是邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

施加第十二控制信號至第六NMOS管的柵極，所述第十二控制信號在所述存儲器為待機階段時為階段邏輯低電平，在所述存儲器為讀操作階段時為階段邏輯高電平；

施加第十三控制信號至所述第六NMOS管的源極，所述第十三控制信號在所述存儲器為待機階段時為階段邏輯低電平，在所述存儲器為讀操作階段時為階段邏輯高電平；

施加邏輯低電平至所述第七NMOS管的源極。

與現有技術相比，本發明的實施例的技術方案具有以下優點：

在存儲器高速運行的情況下，如果需要執行讀操作，即所述存儲器需要從待機階段跳轉到讀操作階段，采用本發明的選擇門驅動電路進行驅動，因為第二控制信號是邏輯高電平，第三控制信號是邏輯低電平，使得所述第一PMOS管導通，而使得所述第一NMOS管截止，第四控制信號即可被所述第二控制信號上拉到邏輯高電平，使得所述第二NMOS管導通。

所以第七控制信號可以通過所述第二NMOS管下拉所述第五輸出信號，雖然存儲器的讀操作字線準備階段時間在高速運行的情況下很短，所以經過讀操作字線準備階段時間后，所述第五輸出信號的大小仍然足以使得所述第三NMOS管導通，但是因為經過讀操作字線準備階段時間后，第一NMOS管截止，所述第七控制信號無法通過所述第三NMOS管下拉所述第四控制信號，從而可以消除所述第一PMOS管與所述第三NMOS管之間的競爭，將所述第五輸出信號的電壓下拉到目標電壓，最終正確地執行讀操作。

進一步，在存儲器高速運行時，當存儲器從讀操作階段跳轉為待機階段的過程中，所述第一控制信號為邏輯高電平，使得第四NMOS管導通，其反相信號第二控制信號則為邏輯低電平，使得所述第二PMOS管導通，所以所述邏輯高電平通過所述第二PMOS管上拉所述第五輸出信號，又因為所述第三控制信號是邏輯低電平，使得第一NMOS管截止，所述第七控制信號可以 通過所述第四NMOS管下拉所述第四控制信號，可以使得第二NMOS管截止，這樣所述第七控制信號就無法通過所述第二NMOS管下拉所述第五輸出信號，消除所述第二PMOS管與所述第二NMOS管之間的競爭，從而可以將第五輸出信號的電壓快速地上拉到目標電壓，提高了存儲器的運行速度。

進一步，因為經過讀操作字線準備階段時間后，第一NMOS管截止，所述第七控制信號無法通過所述第三NMOS管下拉所述第四控制信號，從而可以消除所述第一PMOS管與所述第三NMOS管之間的競爭，將所述第五輸出信號的電壓下拉到目標電壓，能夠正確地執行讀操作，從而無需考慮第一PMOS管和所述第三NMOS管的驅動能力比率，降低了芯片的體積。

進一步，雖然存儲器的讀操作字線準備階段時間在高速運行的情況下很短，經過讀操作字線準備階段時間后，所述第五輸出信號的大小仍然足以使得所述第三NMOS管導通，但是因為第一NMOS管經過讀操作字線準備階段時間后截止，所述第七控制信號無法通過所述第三NMOS管下拉所述第四控制信號，可以消除所述第一PMOS管與所述第三NMOS管之間的競爭，能夠正確地執行讀操作，從而無需考慮讀操作字線準備階段時間，從而更加提高了存儲器的運行速度。

進一步，因為所有的控制信號，比如第九控制信號、第十控制信號、第十一控制信號、第十二控制信號、第十三控制信號以及第七控制信號，全部都是現有結構中存在的信號，而沒有額外增加新的控制信號，從而可以使得存儲器的選擇門驅動電路的設計簡單方便。

附圖說明

圖1是一種現有存儲器的選擇門驅動電路的結構示意圖；

圖2是圖1所述現有存儲器低速運行時相關信號的波形圖；

圖3是圖1所述現有存儲器高速運行時相關信號的波形圖；

圖4是本發明實施例的存儲器的選擇門驅動電路的結構示意圖；

圖5是圖4所述本發明實施例的存儲器高速運行時相關信號的波形圖；

圖6是本發明另一實施例的存儲器的選擇門驅動電路的結構示意圖；

圖7是本發明又一實施例的存儲器的選擇門驅動電路的結構示意圖；

圖8是本發明又一實施例的存儲器的選擇門驅動電路的結構示意圖；

圖9是本發明實施例的存儲器高速運行時相關信號的另一波形圖；

圖10是本發明實施例的存儲器選擇門驅動電路的控制裝置的結構示意圖。

具體實施方式

如前所述，采用現有的選擇門驅動電路進行驅動，在存儲器高速運行的情況下，如果需要執行讀操作，所述驅動電路內部的MOS管之間會產生競爭，導致不能正確地執行讀操作。

圖1示出了現有技術中的NVRAM的一種選擇門驅動電路的結構示意圖。圖2示出了現有技術中的存儲器低速運行時，圖1中的信號在所述存儲器從待機階段跳轉到讀操作階段及從讀操作階段返回待機階段變化關系圖。圖3示出了現有技術中的存儲器高速運行時，所述圖1中的信號在所述存儲器從待機階段跳轉到讀操作階段的變化關系。

參考圖1及圖2可以看出，當現有技術中的存儲器低速運行時，如果所述現有技術中的存儲器從待機階段跳轉到讀操作階段，其中所述存儲器0-t₁內處于待機階段，t₁-t₂內處于讀操作字線準備階段，t₂-t₃內處于讀操作執行階段，t₃之后是待機階段，直至再次跳轉至讀操作階段。第九控制信號S109、第十控制信號S110、第十一控制信號S111、第十二控制信號S112、第十三控制信號S113為邏輯高電平，所以第三PMOS管P103截止，第五NMOS管N105、第六NMOS管N106、第七NMOS管N107導通，則第一控制信號S101被下拉為邏輯低電平，經過反相器之后，得到第二控制信號S102為邏輯高電平。

因為第八控制信號S108是高電平，所以第二PMOS管P102截止，而因為第三控制信號S103是邏輯低電平，所以第一PMOS管P101導通，則第二控制信號S102把第四控制信號S104的電壓上拉為邏輯高電平。

因為此時第七控制信號S107的電壓雖然是邏輯高電平，但是相對于第五 輸出信號S105還是要低，所以第二NMOS管N102導通，則第七控制信號S107通過所述第二NMOS管N102下拉第五輸出信號S105的電壓。

參考圖1及圖2，當非揮發性存儲器以低速運行時，經過讀操作字線準備階段時間△t₁之后，第七控制信號S107的電壓從0V下降為-1V，因為第五輸出信號S105已經在所述第一讀操作字線準備階段時間△t₁內從1.5V被下拉到0.6V左右，不足以導通第三NMOS管N103，所以之后所述第五輸出信號S105可以繼續被第七控制信號S107通過第二NMOS管N102下拉，直至下拉到目標電壓，從而正確地完成從待機階段跳轉到讀操作階段。

參考圖1及圖3，當現有技術中的存儲器高速運行時，如果所述現有技術中的存儲器從待機階段跳轉到讀操作階段，其中所述存儲器0-t₁內處于待機階段，t₁-t₄內處于讀操作字線準備階段，t₄之后是操作執行階段，直至再次跳轉為待機階段。經過讀操作字線準備階段第二時間△t₂后，第七控制信號S107的電壓從0V下降為-1V，因為讀操作字線準備階段第二時間△t₂低于讀操作字線準備階段第一時間△t₁，而且第五輸出信號S105處的負載很大，第五輸出信號S105的電壓變化的速度低于其他的信號。

因而讀操作字線準備階段第二時間△t₂之后，第五輸出信號S105在所述讀操作字線準備階段第二時間△t₂內從1.5V才被下拉到1.1V左右，足以導通第三NMOS管N103，從而此時第七控制信號S107就會通過第三NMOS管N103下拉第四控制信號S104的電壓。

因為第二控制信號S102一直在通過第一PMOS管P101上拉第四控制信號S104的電壓，也就是說，所述第一PMOS管P101和所述第三NMOS管N103就會出現競爭關系。而又因為第四控制信號S104的電壓比第五輸出信號S105的電壓下降的速度要快，從而即使第四控制信號S104的電壓下降到使得第二NMOS管N102截止的時候，第五輸出信號S105還仍然沒被下拉到目標電壓，但是因為第二NMOS管N102已經截止，所以之后第五輸出信號S105的電壓無法再被下拉。

在存儲器高速運行的情況下，如果需要執行讀操作，即所述存儲器需要從待機階段跳轉到讀操作階段，可能因為讀操作字線準備階段時間△t₂短，所 述第五輸出信號S105在所述讀操作字線準備階段無法被下拉到足以截止第三NMOS管N103，從而所述第一PMOS管P101和所述第三NMOS管N103之間會產生競爭，之后將無法把第五輸出信號S105的電壓下拉到目標電壓，最終導致不能正確地執行讀操作。

針對上述問題，本發明實施例提供了能夠避免MOS管之間產生競爭的選擇門驅動電路。

為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

如圖4所示，本發明實施例的選擇門驅動電路的結構包括：

第一NMOS管N101、第二NMOS管N102、第三NMOS管N103、第一PMOS管P101、第二PMOS管P102，其中：

所述第一NMOS管N101的柵極連接所述第一PMOS管P101的柵極，所述第一NMOS管N101的源極連接所述第三NMOS管N103的漏極，所述第一NMOS管N101的漏極連接所述第一PMOS管P101的漏極及所述第二NMOS管N102的柵極；

所述第二NMOS管N102的源極連接所述第三NMOS管N103的源極，所述第二NMOS管N102的漏極連接所述第二PMOS管P102的漏極和第三NMOS管N103的柵極；

所述第一PMOS管P101的源極連接所述第二PMOS管P102的柵極。

為使本領域技術人員更好地理解和實現本發明，以下參照附圖，通過具體實施例說明上述驅動電路的工作原理，如圖9所示，為圖4所示的存儲器的選擇門驅動電路的控制方法，所述控制方法包括：

施加邏輯高電平VDD至所述第二PMOS管P102的源極；

施加第七控制信號S107至所述第二NMOS管N102的源極及第三NMOS管N103的源極，所述第七控制信號S107待機階段為邏輯高電平，執行讀操作階段為邏輯低電平；

施加第三控制信號S103至所述第一PMOS管P101的柵極及第一NMOS 管N101的柵極，所述第三控制信號S103是邏輯低電平；

施加第四控制信號S104至所述第一PMOS管P101的漏極及第一NMOS管N101的漏極及第二NMOS管N102的柵極，所述第四控制信號S104待機階段時邏輯低電平，執行讀操作階段是邏輯高電平；

從第二NMOS管N102的漏極及第二PMOS管P102的漏極和第三NMOS管N103的柵極輸出第五輸出信號S105，所述第五輸出信號S105待機階段是邏輯高電平，執行讀操作階段是邏輯低電平；

施加第二控制信號S102至第一PMOS管的源極及第二PMOS管P102的柵極，所述第二控制信號S102待機階段是邏輯低電平，執行讀操作階段是邏輯高電平。

結合圖4和圖9，所述存儲器的選擇門驅動電路的具體工作過程如下：

當存儲器以高速運行時，存儲器從待機階段跳轉到執行讀操作的階段，其中所述存儲器0-t₁內處于待機階段，t₁-t₇內處于讀操作字線準備階段，t₇-t₈內處于讀操作執行階段，t₈之后是待機階段，直至再次跳轉至讀操作階段。因為第二控制信號S102為邏輯高電平，第二PMOS管P102的源極是邏輯高電平，所以第二PMOS管P102截止。而第三控制信號S103是邏輯低電平，所以第一PMOS管P101導通，而第一NMOS管N101截止，則第二控制信號S102把第四控制信號S104的電壓上拉為邏輯高電平。

第四控制信號S104變為邏輯高電平后，因為第七控制信號S107的電壓是0V，所以第二NMOS管N102導通，則第七控制信號S107通過所述第二NMOS管N102下拉第五輸出信號S105的電壓。

經過讀操作位線準備階段第四時間△t₄之后，第七控制信號S107的電壓從0V下降為-1V。雖然讀操作位線準備階段第四時間△t₄不高于讀操作字線準備階段第一時間△t₁，第五輸出信號S105處的負載很大，第五輸出信號S105的電壓變化的速度低于第四控制信號S104的信號，讀操作位線準備階段第四時間△t₄之后，第五輸出信號S105在所述讀操作位線準備階段第四時間△t₄內從1.5V才被下拉到1.1V左右，仍然足以導通第三NMOS管N103。

但是因為第三控制信號S103是邏輯低電平，所述第一NMOS管截止， 所以即使此刻第三NMOS管導通，所述第七控制信號S107也無法通過第三NMOS管N103下拉第四控制信號S104的電壓，而第二控制信號S102一直在通過第一PMOS管P101上拉第四控制信號S104的電壓，也就是說，第四控制信號S104可以一直保持高電壓，所以第二NMOS管N102就會一直導通，第七控制信號S107就可以一直通過第二NMOS管N102下拉第五輸出信號S105，直到第五輸出信號S105下降到目標電壓，正確的執行讀操作。

在具體實施中，如圖10所示在本發明一實施例中，可以采用如下的控制裝置對上述選擇門驅動電路進行控制。所述控制裝置1000可以包括：第一控制單元1001和第二控制單元1002；

所述第一控制單元1001，適于施加邏輯高電平至所述第二PMOS管的源極；

所述第二控制單元1002，適于施加第七控制信號至所述第二NMOS管的源極，所述第七控制信號在所述存儲器為待機階段及讀操作字線準備階段時為邏輯高電平，在所述存儲器為讀操作執行階段時改變至邏輯低電平，讀操作階段包括所述讀操作字線準備階段和所述讀操作執行階段；

所述第三控制單元1003，適于施加邏輯低電平至所述第一PMOS管的柵極；

所述第四控制單元1004，適于施加第二控制信號至所述第二PMOS管的柵極，所述第二控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

所述第五控制單元1005，適于施加所述第一控制信號至所述第四NMOS管的柵極。

采用上述電路，因為在從待機階段跳轉到讀操作階段的過程中，第一NMOS管N101會通過截止阻斷第一PMOS管P101與第三NMOS管N103，從而消除了所述第一PMOS管P101和所述第三NMOS管N103之間的競爭，故可以正確地執行讀操作。

在具體實施中，結合圖4及圖5，對于圖4中示出的存儲器的選擇門驅動電路，在所述存儲器以高速從讀操作階段跳轉回待機階段，具體的控制方法 流程如下：

第一控制信號S101被上拉為邏輯高電平，經過反相器之后，得到第二控制信號S102為邏輯低電平，因為第八控制信號S108是高電平，所以第二PMOS管P102導通。

因為第三控制信號S103是邏輯低電平，所以第一PMOS管P101導通，則第二控制信號S102下拉第四控制信號S104的電壓，但是在讀操作狀態中第四控制信號S104的電壓很高，所以此處雖然第四控制信號S104被一定程度下拉，只要所述第四控制信號S104的電壓不低于預設閾值1.0V，就仍然足以使得第二NMOS管N102導通。

第二NMOS管N102導通之后，因為第七控制信號S107的電壓從-1v跳轉到0v，則第七控制信號S107就會通過所述第二NMOS管N102上拉第五輸出信號S105的電壓，且相對而言，邏輯高電壓通過第二PMOS管P102上拉第五輸出信號S105比所述第七控制信號通過第二NMOS管N102下拉第五輸出信號S105的能力更強，所以第五輸出信號S105的電壓總體是增加的，但是因為第四控制信號S104下降的速度比較慢，所以在一定程度上，使得所述存儲器從讀操作階段回復到待機階段的速度較慢。

為了進一步提高所述存儲器從讀操作階段回復到待機階段的速度，本發明實施例對上述選擇門驅動電路作了進一步的改進。如圖6所示，本發明實施例的選擇門驅動電路還可以包括：第四NMOS管N104；

所述第四NMOS管N104的柵極適于接收第一控制信號S101，所述第四NMOS管N104的源極連接所述第一NMOS管N101的源極，所述第四NMOS管N104的漏極連接所述第一PMOS管P101的漏極；

所述第一PMOS管P101的源極適于接收第二控制信號S102，所述第二控制信號S102為所述第一控制信號S101的反相信號。

在具體實施中，可以采用如下的控制方法對圖6所示的存儲器的選擇門驅動電路進行控制：

施加第一控制信號S101至所述第四NMOS管N104的柵極，所述第一控制信號S101待機階段是邏輯高電平，執行讀操作階段是邏輯低電平；

施加第六控制信號S106至第一NMOS管N101的源極及第三NMOS管N103的漏極及第四NMOS管N104的源極，所述第六控制信號S106待機階段是邏輯高電平，執行讀操作階段是邏輯低電平；

施加所述第四控制信號S104至所述第四NMOS管N104的漏極。

結合所述圖6及圖9，為使本領域技術人員更好地理解和實現本發明，以下參照附圖，通過具體實施例說明上述驅動電路的工作原理，所述存儲器的選擇門驅動電路及其控制方法的具體工作過程如下：

當存儲器以高速運行時，如果它從讀操作的階段跳轉到待機階段時，第一控制信號S101是邏輯高電平，經過反相器之后，輸出第二控制信號S102為邏輯低電平，又因為施加邏輯高電平至所述第二PMOS管的源極，所以所述第二PMOS管導通。

因為第三控制信號S103是邏輯低電平，所以第一PMOS管P101導通，而第一NMOS管N101截止，則第二控制信號S102通過所述第一PMOS管P101下拉第四控制信號S104的電壓，但是在執行讀操作階段的時候，第四控制信號S104的電壓很高，所以即使此時被所述第二控制信號S102下拉，所述第四控制信號S104的電壓大小仍然足以使第二NMOS管N102導通。

所述存儲器由執行讀操作階段跳轉到待機階段的同時，第七控制信號S107的電壓從0v跳轉到-1v，則第七控制信號S107通過第二NMOS管N102下拉第五輸出信號S105的電壓至0v，但是因為如上所述，第二PMOS管P102是導通階段，所以第八信號S108會通過第二PMOS管P102上拉第五輸出信號S105的電壓。

因為如前所述第四控制信號S104已經被下拉了一個相對比較低的值，所以即使第二NMOS管N102是導通的，但是相對而言，所述施加在第二PMOS管的源極的邏輯高電平通過第二PMOS管P102上拉第五輸出信號S105的能力更強，所以第五輸出信號S105的電壓整體呈現不斷增加的趨勢。

因為第一控制信號S101是邏輯高電平，所以第四NMOS管N104導通，第六信號S106被上拉到邏輯高電平，第三NMOS管N103就會導通，這樣第七控制信號S107就會通過所述第三NMOS管N103和所述第四NMOS管N104 下拉所述第四控制信號S104的電壓，所以所述第四控制信號S104的電壓很快就會被下拉到使得所述第二NMOS管N102截止。

這樣一來，最后就只有所述第八信號S108通過第二PMOS管P102上拉所述第五輸出信號S105的電壓，從而所述存儲器可以迅速地從執行讀操作階段跳轉回待機階段。

在具體實施中，如圖10所示在本發明一實施例中，可以采用如下的控制裝置對上述選擇門驅動電路進行控制。所述控制裝置1000還可以包括：第六控制單元1006、第七控制單元1007、第八控制單元1008、第九控制單元1009、第十控制單元1010、第十一控制單元1011和十二控制單元1012；

所述第六控制單元1006，適于施加第九控制信號至所述第三PMOS管的柵極，所述第九控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

所述第七控制單元1007，適于施加邏輯高電平至所述第三PMOS管的源極。

所述第八控制單元1008，適于施加第十控制信號至第五NMOS管的柵極，所述第十控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

所述第九控制單元1009，適于施加第十一控制信號至所述第五NMOS管的源極，所述第十一控制信號在所述存儲器為待機階段時為是邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

所述第十控制單元1010，適于施加第十二控制信號至第六NMOS管的柵極，所述第十二控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

所述第十一控制單元1011，適于施加第十三控制信號至所述第六NMOS管的源極，所述第十三控制信號在所述存儲器為待機階段時為邏輯低電平，在所述存儲器為讀操作階段時為邏輯高電平；

所述第十二控制單元1012，適于施加邏輯低電平至第七NMOS管的源極。

圖7示出了本發明實施例中的又一種選擇門驅動電路的結構的示意圖。與上述實施例圖6比較，不同在于，選擇門驅動電路還可包括：第三PMOS管P103、第四PMOS管P104；

所述第三PMOS管P103的漏極連接所述第四PMOS管P104的漏極和所述第四NMOS管N104的柵極并作為第一控制端，所述第三PMOS管P103的源極連接所述第四PMOS管P104的源極；

所述第四PMOS管P104的柵極連接所述第一PMOS管P101的源極。

相應于圖7，本發明又一實施例提供了存儲器的選擇門驅動電路的控制方法，所述控制方法包括：

施加所述第一控制信號S101至第一控制端；

施加高電平VDD至所述第三PMOS管P103的源極及第四PMOS管P104的源極；

施加第九控制信號S109至第三PMOS管P103的柵極，所述第九控制信號S109待機階段是邏輯低電平，執行讀操作階段是邏輯高電平；

施加所述第二控制信號S102至第四PMOS管P104的柵極。

圖7示出了本發明又一種實施例中的選擇門驅動電路的結構的示意圖。與上述實施例圖6比較，不同在于，選擇門驅動電路還包括：第五NMOS管N105、第六NMOS管N106和第七NMOS管N107；

所述第五NMOS管N105的漏極連接所述第四NMOS管N104的柵極，所述第五NMOS管N105的源極連接所述第六NMOS管N106的漏極；

所述第六NMOS管N106的源極連接所述第七NMOS管N107的漏極。

相應于圖7，如圖8，本發明示出了又一個實施例的存儲器的選擇門驅動電路的控制方法，所述控制方法包括：

施加所述第一控制信號S101至第五NMOS管N105的漏極；

施加第十控制信號S110至第五NMOS管N105的柵極，所述第十控制信號S110待機階段是邏輯低電平，執行讀操作階段是邏輯高電平；

施加第十一控制信號S111至所述第五NMOS管N105的源極和第六NMOS管N106的漏極，所述第十一控制信號S111待機階段是邏輯低電平，執行讀操作階段是邏輯高電平；

施加第十二控制信號S112至第六NMOS管N106的柵極，所述第十二控制信號S112待機階段是邏輯低電平，執行讀操作階段是邏輯高電平；

施加第十三控制信號S113至所述第六NMOS管N106的源極及第七NMOS管N107的漏極，所述第十三控制信號S113待機階段是邏輯低電平，執行讀操作階段是邏輯高電平；

施加所述第九控制信號S109至所述第七NMOS管N107的柵極

施加邏輯低電壓VSS至第七NMOS管N107的源極。

圖7及圖8所述的控制信號：第九控制信號S109-第十三控制信號S113都是輸入的控制信號，參考圖8和圖9，當存儲器從待機階段跳轉到執行讀操作階段時，所述第九控制信號S109、第十控制信號S110、第十一控制信號S111、第十二控制信號S112、第十三控制信號S113都是邏輯高電平，因此所述第三PMOS管P103截止，所述第五NMOS管N105、第六NMOS管N106、第七NMOS管N107導通，從而控制第一控制信號S101至邏輯低電平；而當存儲器從執行讀操作階段跳轉到待機階段時，所述第九控制信號S109、第十控制信號S110、第十一控制信號S111、第十二控制信號S112、第十三控制信號S113都是邏輯低電平，因此所述第三PMOS管P103導通，所述第五NMOS管N105、第六NMOS管N106、第七NMOS管N107截止，從而施加至所述第三PMOS管的源極的邏輯高電平則通過所述第三PMOS管上拉第一控制信號S101至邏輯高電平。

本領域普通技術人員可以理解上述實施例的各種方法中的全部或部分步驟是可以通過程序來指令相關的硬件來完成，該程序可以存儲于以計算機可讀存儲介質中，存儲介質可以包括：ROM、RAM、磁盤或光盤等。

雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。