一種快件與箱格匹配裝置的制造方法
【技術領域】
[0001]本實用新型涉及快遞設備領域，特別涉及一種快件與箱格匹配裝置。
【背景技術】
[0002]現代智能快遞已經慢慢滲透到人們的生活中，快遞員無需等待用戶來取快遞，只需將快遞放入智能投遞箱，取件人通過短信驗證碼在任意方便時間來取快遞即可。但是由于現實情況考慮，每個智能快遞投遞箱設置的點有限，每個點設置的箱格數量有限，并且在快遞員派件之前無法得知空閑箱格情況，因此，導致投遞效率低下。
【實用新型內容】
[0003]本實用新型提供了一種快件與箱格匹配裝置，旨在解決現有的快件與箱格匹配裝置在快遞員派件之前無法得知空閑箱格情況的技術問題。
[0004]本實用新型是這樣實現的，一種快件與箱格匹配裝置，包括掃描模塊、控制模塊和顯示模塊；
[0005]所述掃描模塊和所述顯示模塊均與所述控制模塊連接；
[0006]所述掃描模塊獲取快件的條碼信息，所述控制模塊根據所述條碼信息獲取所述快件的待投放小區，并根據所述待投放小區獲取待投放箱格的狀態，所述顯示模塊顯示所述待投放箱格的狀態。
[0007]本實用新型提供的技術方案帶來的有益效果是:
[0008]從上述本實用新型可知，由于包括掃描模塊、控制模塊和顯示模塊，掃描模塊獲取快件的條碼信息，控制模塊根據所述條碼信息獲取快件的待投放小區，并根據待投放小區獲取待投放箱格的狀態，顯示模塊顯示待投放箱格的狀態，因此，實現了快遞員在派件之前了解空閑箱格情況，提高了派件地效率。
【附圖說明】
[0009]為了更清楚地說明本實用新型實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0010]圖1為本實用新型實施例提供的快件與箱格匹配裝置的一種模塊結構圖；
[0011]圖2為本實用新型實施例提供的快件與箱格匹配裝置的控制模塊和顯示模塊的示例電路結構圖。
【具體實施方式】
[0012]為使本實用新型的目的、技術方案和優點更加清楚，下面將結合附圖對本實用新型實施方式作進一步地詳細描述。
[0013]本實用新型實施例提供快件與箱格匹配裝置的一種結構，如圖1所示，其包括掃描模塊01、控制模塊02和顯示模塊03 ;掃描模塊01和顯示模塊03均與控制模塊02連接；掃描模塊01獲取快件的條碼信息，控制模塊02根據條碼信息獲取快件的待投放小區，并根據待投放小區獲取待投放箱格的狀態，顯示模塊03顯示待投放箱格的狀態。
[0014]如圖2所示，控制模塊02包括微處理器U1、以太網收發器U2、第一晶振Y1、第二晶振Y2、開關K1、第一連接器J1、第二連接器J2、第三連接器J3、第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第五電容C5、第六電容C6、第七電容C7、第八電容C8、第九電容C9、第十電容C10、第^^一電容C11、第十二電容C12、第十三電容C13、第十四電容C14、第一排阻R01、第二排阻R02、第三排阻R03、第四排阻R04、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第八電阻R8、第九電阻R9、第十電阻R10、第^^一電阻R11、第十二電阻R12以及第十三電阻R13。
[0015]微處理器Ul的參考電壓端VREF+、微處理器Ul的模擬供電端VDDA、微處理器的第一供電端VDD_1、微處理器的第二供電端VDD_2、微處理器的第三供電端VDD_3、微處理器的第四供電端VDD_4、微處理器的第五供電端VDD_5、第七電阻R7的第一端、第八電阻R8的第一端、第九電阻R9的第一端、以太網收發器U2的輸入輸出電源端1VDD33、以太網收發器U2的模擬電源端AVDD33、第十電阻RlO的第一端、第六電容C6的第一端、第七電容C7的第一端、第十二電容C12的第一端、第十三電容C13的第一端、第十四電容C14的第一端、第i^一電阻RlI的第一端、第十二電阻R12的第一端、第三連接器J3的第二端、第三連接器J3的第五端、第三排阻R03的第一端、第三排阻R03的第二端、第三排阻R03的第三端、第三排阻R03的第四端、第四排阻R04的第一端、第四排阻R04的第二端、第四排阻R04的第三端以及第一連接器Jl的第一端均與第一電源VCC連接，微處理器Ul的32K晶振輸入端OSC32_IN與第二電阻R2的第一端連接，微處理器Ul的32K晶振輸出端OSC32_OUT與第一電阻Rl的第一端連接，微處理器Ul的25M晶振輸入端OSC_IN與第三電阻R3的第一端、第二晶振Y2的第一端以及第三電容C3的第一端連接，微處理器Ul的25M晶振輸出端OSC_OUT與第三電阻R3的第二端、第二晶振Y2的第二端以及第四電容C4的第一端連接，微處理器Ul的引導端BOOTO與第四電阻R4的第一端連接，微處理器Ul的第一輸入端PB7和第一連接器Jl的第二端為控制模塊的第一輸入端，微處理器Ul的第一輸出端PB6和第一連接器Jl的第三端為控制模塊的第十四輸出端，微處理器Ul的復位端nRST、第二連接器J2的第三端、開關Kl的第一端、第五電容C5的第一端以及第七電阻R7的第一端為控制模塊的第二輸入端，微處理器Ul的第二輸入端PA14和第二連接器J2的第四端為控制模塊的第三輸入端，微處理器Ul的第三輸入端PA13、第二連接器J2的第五端以及第六電阻R6的第一端為控制模塊的第四輸入端，微處理器Ul的第二輸出端PBll與第一排阻ROl的第一端連接，微處理器Ul的第四輸入端PB12與第一排阻ROl的第二端連接，微處理器Ul的第五輸入端PB13與第一排阻ROl的第三端連接，微處理器Ul的第三輸出端PC5與第二排阻R02的第一端連接，微處理器Ul的第四輸出端PC4與第二排阻R02的第二端連接，微處理器Ul的第五輸出端PA7與第二排阻R02的第三端和第八電阻R8的第二端連接，微處理器Ul的第六輸出端PCl與以太網收發器U2的配置時鐘端MDC連接，微處理器Ul的第七輸出端PA2與以太網收發器U2的配置接口端MD1和第九電阻R9的第二端連接，，微處理器Ul的第八輸出端PAl與微處理器Ul的第九輸出端PA8和以太網收發器U2的晶振輸入端Xl連接，微處理器Ul的第十輸出端PC9為控制模塊的第一輸出端，微處理器Ul的第十一輸出端PC8為控制模塊的第二輸出端，微處理器Ul的第十二輸出端PC7為控制模塊的第三輸出端，微處理器Ul的第十三輸出端PC6為控制模塊的第四輸出端，微處理器Ul的第十四輸出端roi5為控制模塊的第五輸出端，微處理器UI的第十五輸出端F1D14為控制模塊的第六輸出端，微處理器UI的第十六輸出端ro13為控制模塊的第七輸出端，微處理器UI的第十七輸出端ro12為控制模塊的第八輸出端，微處理器Ui的第十八輸出端roll為控制模塊的第九輸出端，微處理器Ul的第十九輸出端ro1為控制模塊的第十輸出端，微處理器Ul的第二十輸出端PD9為控制模塊的第十一輸出端，微處理器Ul的第二十一輸出端PD8為控制模塊的第十二輸出端，微處理器Ul的第二十二輸出端PB15為控制模塊的第十三輸出端，以太網收發器U2的以太網信號輸出使能端TX_EN與第一排阻ROl的第四端連接，以太網收發器U2的以太網信號第一輸出端TXD_0與第一排阻ROl的第五端連接，以太網收發器U2的以太網信號第二輸出端TXD_1與第一排阻ROl的第六端連接，以太網收發器U2的以太網信號第一輸入端RXD_0與第二排阻R02的第四端連接，以太網收