八位三值可逆加法器及其封裝結構的制作方法
【技術領域】
[0001] 本實用新型涉及一種三值可逆加法器，能并行可逆計算8位三進制數，并可作為 模塊擴展為32位或64位可逆加法電路，為三值量子加法器提供了一種原型電路，能對一些 非確定性算法求解提供支持，同時提供了一種便于電路連接和使用的封裝結構。
【背景技術】
[0002] 國民經濟和社會發展始終需要更快的計算機，提高運算速度有兩個辦法：一是電 子元器件更快，二是計算任務高度并行，這就需要電路芯片集成度越來越高，電子元器件越 來越小。由于電子元器件高度集成和小型化必將導致量子極限問題、高熱耗散問題，從而限 制進一步提高計算機性能。要突破這些限制，就必須對現有的電子元器件制造技術進行革 命性的改進。由于量子計算已成為計算機科學與物理學的連接紐帶，可逆邏輯電路合成技 術在量子計算中起著至關重要的作用，對下一代電子元器件的設計、量子計算機研發起著 基礎性的決定作用。
[0003] 現有的算術邏輯電路為非可逆邏輯電路，信息擦除是造成元件發熱的重要原因。 為使得在運算過程中不丟失信息的自由度，只能采用可逆邏輯運算。同時，根據信息量的基 本理論，三值邏輯運算是信息量與器件代價比最高的模式。 【實用新型內容】
[0004] 本實用新型的目的是為了實現電子元器件低耗能且易擴展的特性，利用量子可逆 邏輯門設計一種可并行完成8位三進制數的可逆加法運算的可逆加法器及其封裝結構。
[0005] 本實用新型的技術方案為：八位三值可逆加法器，以QT8S表示，其特征在于，包括 第一輸入端、第二輸入端和輸出端，第一輸入端包括八位輸入端A1-A8,第二輸入端包括八 位輸入端B1-B8,輸出端包括進位端C和八位輸出端S1-S8,由八個依次級聯的一位三輸入 三值可逆加法器組成，其中一位三輸入三值可逆加法器以QT3S表示，所述QT3S包括II、12、 13三個信號輸入端和01、02、03三個信號輸出端，以及基態常量|0>端口，基態常量|0>表 不量子疊加態中分量11>和分量I2>的概率幅為0,分量| 0>的概率幅為1 ;
[0006] 級聯順序中第n位QT3S的II輸入端用作QT8S的第n位第一輸入端An，13輸入 端用作QT8S的第n位第二輸入端Bn，02輸出端用作進位端Cn，03輸出端用作輸出端Sn， 當n大于1時，Cn與第n-1位的QT3S的12輸入端相連接，Cl用作進位端C，n= 8時，13 輸入基態常量I〇>，n取不小于1不大于8的整數。
[0007] 進一步的，所述QT3S包括九組三值量子可逆邏輯門電路，各組門電路按下表順序 連接：
[0008]
[0009] 表中，aXb，表示目標邏輯門為Xb門，目標位為第a位；XI門實現信號置 換，X2門實現信號置換，X3門實現信號"0"、"2"置換。
[0010] 八位三值可逆加法器的封裝結構，包括雙列50位封裝引腳，其中一列引腳自上而 下分別連接第一輸入端A1-A8、九位基態常量|0和第二輸入端B1-B8 ;另一列引腳自上而下 分別連接十六位垃圾位引腳、進位端C和輸出端S1-S8。
[0011] 本實用新型的有益效果：本實用新型的八位三值可逆加法器以一些重要的量子可 逆邏輯門為基礎，成功設計了一個可用于8位寬度的三值可逆邏輯加法器，實現了三值可 邏輯運算設計。該加法器可擴展為32位或64位加法電路。也為三值量子加法器的提供了 一種原型電路。封裝結構簡化了外部電路的設計。
【附圖說明】
[0012] 圖1為QT8S八位三值可逆加法電路封裝圖；
[0013] 圖2為圖1所示QT8S八位三值可逆加法電路圖；
[0014] 圖3為QT3S-位三輸入加法電路封裝圖；
[0015] 圖4為QT3S-位三輸入三值可逆加法器一優選方案的電路圖；
[0016]圖5a、圖5b、圖5c為圖4中各邏輯門及控制信號圖示；
[0017] 圖6為QT3S-位三輸入三值可逆加法器另一優選方案的電路圖。
【具體實施方式】
[0018] 本實用新型的實施例是依據本實用新型的原理而設計，下面結合附圖和具體的實 施例對本實用新型作進一步的闡述。
[0019] 為了實現低耗能，易擴展的三值可逆邏輯核心運處單元，首先要完成基本的可逆 加法運算。本實施例提供了一種可并行完成8位三進制數的可逆加法運算。該三值可逆加 法器的封裝圖（QT8S)如圖1所示：包括第一輸入端、第二輸入端和輸出端，第一輸入端包括 八位輸入端A1-A8,第二輸入端包括八位輸入端B1-B8,輸出端包括進位端C和八位輸出端 S1-S8,由八個依次級聯的一位三輸入三值可逆加法器組成。其中一位三輸入三值可逆加法 器的封裝結構如圖3所示，表示為QT3S。QT3S包括II、12、13三個信號輸入端和01、02、 03三個信號輸出端，以及基態常量| 0>端口，基態常量| 0>表示該量子疊加態中分量11>和 分量I2>的概率幅為0,分量| 0>的概率幅為1。圖中，右上角的gl端口為垃圾位，無實際 意義。如圖2所示為QT8S的電路圖，在電路的級聯順序中，第n位QT3S的II輸入端用作 QT8S的第n位第一輸入端An，13輸入端用作QT8S的第n位第二輸入端Bn，02輸出端用作 進位端Cn，03輸出端用作輸出端Sn，當n大于1時，Cn與第n-1位的QT3S的12輸入端相 連接，C1用作進位端C，n= 8時，13輸入基態常量10>，n取不小于1不大于8的整數。
[0020] 運算中，引腳A1~A8輸入一個8位三進制數，引腳B1~B8輸入第二個8位三進 制數，左邊中間的9個引腳輸入基態常量|0>。引腳S1~S8輸出8位和值，引腳C輸出進 位值。引腳G1~G16為垃圾位。
[0021] 在圖2實施例中，QT8S由8個QT3S模塊組成，QT3S代表一個三輸入三值可逆加法 器，其內部結構參見圖4。QT8S各引腳名稱及意義為：A1~A8，B1~B8分別為三值數據輸 入引腳，S1~S8分別為各組2個三值數據的和值，標有| 0>的引腳輸入基態常量| 0>，此處 的基態常量I〇>表不該量子疊加態中分量11>和分量I2>的概率幅為0,分量11>的概率 幅為1。C為進位引腳，懸空未命名引腳為垃圾信息輸出位，對可逆計算未定義。圖