一種SoC芯片中I/Q解調時鐘電路的制作方法
【技術領域】
[0001 ]本發明涉及電子電路領域,尤其是一種SoC芯片中I /Q解調時鐘電路。
【背景技術】
[0002] SoC是System on Chip的縮寫,即片上系統。顧名思義,就是將系統關鍵部分,如微 處理器、模擬IP核、數字IP核和存儲器等,集成到單一芯片上。眾多具有特定功能的集成電 路集合到一塊芯片上,使得SoC芯片具有小型、輕量、多功能、高速度和低成本等優勢,廣泛 應用于通信,交通,物流等領域。
[0003] 巴克豪森準則是確保環路振蕩的基本條件,負反饋電路的環路增益必須滿足以下 條件:
當負反饋電路的環路增益滿足上述條件時,環路可以產生振蕩,反之,不能。
[0004] Ι/Q調制(正交調制),是將信號源分為兩部分,分別與載波進行調制,兩載波信號 相交。Ι/Q解調是同樣需要兩個相交的載波信號進行解調。Ι/Q調制解調廣泛應用于射頻信 號相位控制系統,雷達,基站接收器等應用。Ι/Q調制解調過程中,兩相交的載波信號,我們 稱之為Ι/Q信號,現階段產生Ι/Q信號的電路主要方法有,二頻分電路、多相位結構RC濾波器 等。
[0005] 二頻分電路就是通過觸發器或其他電路結構,使得信號每觸發2個周期電路輸出1 個周期信號,使得信號頻率減半。因此使用二頻分電路產生正交信號通常電路需要工作在 兩倍的電路工作信號上,且需要進行相位校正以提高精度。
[0006] 多相位結構RC濾波器主要利用電阻與電容交叉相連構成環,此結構受限于帶寬, 且信號會有衰減。同時具體所需的電容電阻數需要根據工作頻率確定,不便于校正。
【發明內容】
[0007] 為了解決上述技術問題,本發明的目的是:提供一種SoC芯片中結構簡單、易控制、 低功耗的Ι/Q解調時鐘電路。
[0008] 本發明所采用的技術方案是:一種SoC芯片中Ι/Q解調時鐘電路,包括有I時鐘產生 電路、延時模塊和計數器與控制電路模塊,所述延時模塊包括有多組延時支路,所述延時支 路包括有支路開關和延時單元,所述I時鐘產生電路的輸出端通過支路開關連接至延時單 元,所述多組延時支路中的延時單元依次串聯,所述多組延時支路中的最后一組延時支路 的延時單元輸出端連接至計數器與控制電路模塊的輸入端,所述計數器與控制電路模塊的 輸出端分別與多組延時支路的支路開關控制端連接。
[0009] 進一步,所述計數器與控制電路模塊包括有: 寄存器,用于存儲控制信息; 計數器,用于對處于工作狀態的延時單元的個數進行計數; 延時模塊重置單元,用于重置延時單元的工作狀態; 相位校正單元,用于控制是否進行相位校正; 計數預置單元,用于存儲計數器預置值; 工作模式控制單元,用于控制延時模塊根據計數器預置值工作或根據計數器的計數值 進行動態調整。
[0010] 進一步,所述工作模式控制單元用于控制延時模塊根據計數器預置值工作時,所 述工作模式控制單元根據計數器預置值分別控制多組延時支路中的支路開關。
[0011] 進一步,所述工作模式控制單元用于控制延時模塊根據計數器的計數值進行動態 調整時,所述工作模式控制單元控制多組延時支路中的支路開關依次打開直至計數器與控 制電路模塊的輸入端輸入信號與I時鐘產生電路的輸出信號反向。
[0012] 進一步,所述寄存器中的存儲控制信息包括有1位重置位、1位校正位、1位工作模 式位和4位計數器預置位。
[0013] 進一步,所述延時模塊包括有30組延時支路。
[0014] 進一步,所述I時鐘產生電路產生13.56MHz的振蕩電流。
[0015] 本發明的有益效果是:采用支路開關降低電路運行功耗,利用延時模塊調整相位, 因此該電路結構無需提高工作頻率和添加相位校正模塊,且無帶寬限制,電路結構簡單且 能通過模塊復用、冗余部分裁剪等方法對電路進行精簡和優化,降低芯片實現成本。
【附圖說明】
[0016]圖1為本發明電路結構不意圖; 圖2為本發明一具體實施例的計數器與控制電路模塊電路原理圖。
【具體實施方式】
[0017] 下面結合附圖對本發明的【具體實施方式】作進一步說明: 參照圖1,一種SoC芯片中I/Q解調時鐘電路,包括有I時鐘產生電路、延時模塊和計數器 與控制電路模塊,所述延時模塊包括有多組延時支路,所述延時支路包括有支路開關和延 時單元,所述I時鐘產生電路的輸出端通過支路開關連接至延時單元,所述多組延時支路中 的延時單元依次串聯,所述多組延時支路中的最后一組延時支路的延時單元輸出端連接至 計數器與控制電路模塊的輸入端,所述計數器與控制電路模塊的輸出端分別與多組延時支 路的支路開關控制端連接。
[0018] 本發明電路產生I/Q時鐘的主要工作流程為,利用晶振的等效電路產生穩定的I時 鐘,同時以產生的I時鐘作為Q時鐘的初始時鐘。不斷向Q時鐘添加延時單元并計數,使得Q時 鐘與I時鐘的相位差不斷增大,通過判斷計數器與控制電路模塊的輸入端的輸入信號是否 反向,即Ι/Q時鐘相位差達到180°。若相位差達到180°此時將計數器結果除以2就可以得到 Ι/Q時鐘相位相差90°所需要的延時單元個數。在電路中實現除以2的功能主要是將寄存器 的結果右移一位實現。假設得到相位相差90°所需的延時單元個數n,為初始的Q時鐘添加 η 個延時單元即可獲得與I時鐘相位相差90°的Q時鐘。而這時上方的控制電路收到I/Q時鐘相 位差是否達到180°的反饋,控制電路不再增加延時單元個數,Ι/Q時鐘的相位差恒定在90°。
[0019] 進一步作為優選的實施方式,所述計數器與控制電路模塊包括有: 寄存器,用于存儲控制信息; 計數器,用于對處于工作狀態的延時單元的個數進行計數; 延時模塊重置單元,用于重置延時單元的工作狀態; 相位校正單元,用于控制是否進行相位校正; 計數預置單元,用于存儲計數器預置值; 工作模式控制單元,用于控制延時模塊根據計數