用于集成電路布局生成的方法、器件和計算機程序產品的制作方法
【技術領域】
[0001] 本發明設及用于集成電路布局生成的方法、器件和計算機程序產品。
【背景技術】
[0002] 使集成電路（1C)小型化的最近趨勢已經產生了更小的器件，該更小的器件消耗 更少的功率，還在更高的速度下提供更多功能。小型化工藝也已經產生了更嚴格的設計和/ 或制造規范。發展了多種電子設計自動化巧DA)工藝W生成、優化和驗證1C設計，同時確 保滿足設計和制造規范。
【發明內容】
[0003] 為了解決現有技術中的問題，根據本發明的一些實施例，提供了一種方法，所述方 法至少部分地通過處理器實施，所述方法包括：實施氣隙插入工藝，所述氣隙插入工藝包 括：按順序排序集成電路的布局的多個網絡；W及根據所述多個網絡的排序順序在鄰近所 述多個網絡處插入氣隙圖案；W及生成所述集成電路的修改布局，所述修改布局包括所述 多個網絡和插入的所述氣隙圖案。
[0004] 根據本發明的另一些實施例，提供了一種器件，包括配置為實施W下操作的至少 一個處理器：虛擬網絡和氣隙插入工藝，所述虛擬網絡和氣隙插入工藝包括：按順序排序 集成電路的布局的多個網絡；和根據所述多個網絡的排序順序在鄰近所述多個網絡處插入 虛擬網絡和氣隙圖案；W及生成所述集成電路的修改布局，所述修改布局包括所述多個網 絡、插入的所述虛擬網絡和插入的所述氣隙圖案。
[0005] 根據本發明的又一些實施例，提供了一種計算機程序產品，包括其中含有指令的 非暫時性計算機可讀介質，當由至少一個處理器執行所述指令時，導致所述至少一個處理 器實施：在集成電路的多個網絡中選擇用于氣隙插入的候選網絡；基于相應的候選網絡的 長度確定所述候選網絡的各個縮放比率；基于所述候選網絡的相應的縮放比率估算所述候 選網絡的電容；W及基于所述候選網絡的估算的電容，實施全局路由、跟蹤任務和詳細路由 中的至少一個，W生成所述集成電路的布局。
【附圖說明】
[0006] 當結合附圖進行閱讀時，從W下詳細描述可最佳理解本發明的各方面。應該注意， 根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺 寸可W任意地增大或減小。
[0007] 圖1是根據一些實施例的至少部分1C設計工藝的功能流程圖。
[0008] 圖2A是根據一些實施例的用于1C的部分布局的示意平面圖。
[0009] 圖2B是根據一些實施例的制造的1C的部分的示意截面圖。
[0010] 圖3是根據一些實施例的氣隙插入方法的流程圖。
[0011] 圖4A至圖4D是根據一些實施例的1C布局的各個部分的示意平面圖。
[0012] 圖5是根據一些實施例的虛擬網絡和氣隙插入方法的流程圖。
[0013] 圖6A至圖抓是根據一些實施例的1C布局的各個部分的示意平面圖。
[0014] 圖7是根據一些實施例的部分1C設計工藝的流程圖。
[001引圖8是根據一些實施例的EDA工具的功能流程圖。
[0016] 圖9A是根據一些實施例的用于1C的部分布局的示意平面圖。
[0017] 圖9B是根據一些實施例的用于確定由1C設計工藝中的邸A工具使用的縮放比例 的圖。
[0018] 圖9C至圖9E是根據一些實施例的1C布局的各個部分的示意平面圖。
[0019] 圖10是根據一些實施例的至少部分1C設計工藝的功能流程圖。
[0020] 圖11是根據一些實施例的計算機系統的框圖。
【具體實施方式】
[0021] W下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。 下面描述了組件和布置的具體實例W簡化本發明。當然，運些僅僅是實例，而不旨在約束本 發明。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括第一部件和第二 部件直接接觸形成的實施例，并且也可W包括在第一部件和第二部件之間可W形成額外的 部件，從而使得第一部件和第二部件可W不直接接觸的實施例。此外，本發明可在各個實例 中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論 的各個實施例和/或配置之間的關系。
[0022] 圖1是根據一些實施例的至少部分設計工藝100的功能流程圖。在制造1C之前， 設計工藝100利用一種或多種邸A工具W用于生成、優化和/或驗證1C的設計。如本文中 描述的，在一些實施例中，EDA工具是一個或多個可執行指令集，該一個或多個可執行指令 集由配置為實施指示的功能的至少一個處理器執行。
[0023] 在操作110中，由電路設計師提供1C的設計。在一些實施例中，1C的設計包括1C 的示意圖，即，電路圖。在一些實施例中，W諸如集成電路通用模擬程序（SPICE)網絡表的 示意網絡表的形式生成或提供該示意圖。在一些實施例中，對設計實施布局前模擬W確定 設計是否滿足預定規范。當設計不滿足預定規范時，重新設計1C。在至少一個實施例中，省 略布局前模擬。
[0024] 在操作120中，基于設計生成1C的布局。布局包括1C的各個電路元件的物理位 置W及互連電路元件的各個網絡的物理位置。例如，W圖形設計系統（GD巧文件的形式生 成布局。用于描述設計的其他數據格式在各個實施例的范圍內。在一些實施例中，由自動 布局布線（APR)工具生成布局。結合圖8描述了根據一些實施例的示例性AH?工具的配置 和功能。
[00巧]在操作130中，實施偽插入工藝W將偽部件插入布局內。在至少一個實施例中，偽 部件插入的目的是改進生產產量和/或質量。例如，1C生產設及多個工藝，包括但不限于沉 積、光刻、蝕刻、化學機械拋光（CM巧等。實施CMP工藝W回蝕刻并且平坦化導電材料和/或 介電材料，并且CMP工藝設及材料去除工藝中的化學蝕刻和機械研磨。在一些實施例中，偽 部件的插入改進了制造的1C中的導電材料（例如，金屬）的密度，從而實現足W確保CMP質 量的機械強度。在另一實例中，當鄰近的導電圖案通過大于預定值的間距彼此間隔較遠時， 在制造期間可能發生金屬偏置效應，并且金屬偏置效應導致間隔較遠的導電圖案的寬度變 得比初始設計的寬度寬，運進而導致電阻、電容和/或電路性能的意外變化。在一些實施例 中，在間隔較遠的導電圖案之間插入偽部件降低了金屬偏置效應的可能性并且改進了制造 的1C的質量和/或性能。在至少一個實施例中，通過本文中描述的AH?工具和/或設計規 則檢查值RC)工具實施偽插入工藝。在美國專利第7, 801，717號和美國專利第8, 307, 321 號中描述了示例性偽插入工藝，其全部內容結合于此作為參考。結合圖5和圖6A至圖6D 描述了根據一些實施例的進一步示例性偽插入工藝。
[0026] 在操作140中，實施氣隙插入工藝W將氣隙圖案插入布局內。如結合圖2A至圖2B 描述的，插入在布局中的氣隙圖案將產生形成在制造的1C中的氣隙，W減小寄生電容并且 改進制造的1C的性能。結合圖3和圖4A至圖4D描述了根據一些實施例的示例性氣隙插 入工藝。
[0027] 在操作150中，通過RC提取工具實施電阻和電容（RC)提取。運行RC提取W確定 1C中的組件的寄生參數（例如，寄生電阻和寄生電容），W用于隨后的操作中的時序和/或 功率模擬。運些寄生參數不是電路設計師所預期的，而是由于1C中的各個組件的配置和/ 或材料導致的。提取的寄生參數包括在RC技術文件中。結合圖10描述了根據一些實施例 的示例性RC提取工具的配置和功能。
[0028] 在一些實施例中，實施一個或多個驗證和/或檢查。例如，實施布局對原理圖 (LV巧檢查W確保生成的布局對應于設計。另一實例，通過DRC工具實施設計規則檢查W確 保布局滿足特定的制造設計規則，即，確保可W制造1C。當其中一個檢查失敗時，通過使工 藝返回至操作110和/或操作120而對至少一個布局或設計作出校正。
[0029] 在操作160中，實施時序終止檢查（也稱為布局后模擬）W確定布局是否滿足預 定規范。在一些實施例中，當布局后模擬指示布局不滿足預定規范時，例如，當存在不期望 的時間延遲時，通過使工藝返回至操作110-140中的任何操作而對至少一個布局或設計作 出校正。否則，會將布局傳遞至操作170中的制造。在一些實施例中，省略了一個或多個上 述操作。
[0030] 圖2A是根據一些實施例的用于1C的部分布局200A的示意性平面圖。布局200A 包括多個網絡202、204、206、208、210和212。布局2004還包括位于相應的網絡對之間的多 個氣隙圖案222、224、226和228。例如，氣隙圖案222位于網絡202和212之間，氣隙圖案 224位于網絡204和206之間，氣隙圖案226位于網絡206和208之間，并且氣隙圖案228 位于網絡208和210之間。
[0031] 雖然在圖2A中未示出，布局200A還包括由多個網絡互連的多個電路元件。電路元 件是有源元件或無源元件。有源元件的實例包括但不限于晶體管和二極管。晶體管的實例 包括但不限于金屬氧化物半導體場效應晶體管（M0SFET)、互補金屬氧化物半導體（CM0巧 晶體管、雙極結晶體管度JT)、高壓晶體管、高頻晶體管、P溝道和/或η溝道場效應晶體管 ((PFET/N陽Τ)等）、FinFET、具有凸起的源極/漏極的平面M0S晶體管等。無源元件的實例 包括但不限于電容器、電感器、烙絲和電阻器。在一些實施例中，電路元件具有一個或多個 節點，通過節點將電信號輸入電路元件或從電路元件輸出電信號。在一些實施例中，成對的 節點通過互連件彼此電連接。一組電連接的互連件形成網絡。在至少一個實施例中，網絡 包括單一的互連件。在至少一個實施例中，1C包括許多交替布置的導電層和介電層。在導 電層中形成互連件。在至少一個實施例中，網絡包括在單個導電層中形成的一個或多個互 連件。在至少一個實施例中，網絡包括在1C的不同導電層中形成的互連件W及電連接形成 在不同導電層中的互連件的一個或多個通孔。為了簡化，本文中描述的示例性實施例中的 各個網絡在一個或多個圖中示出為包括單個互連件和/或形成在單個導電層中。本文中的 描述適用于其中網絡包括多于一個的互連件和/或形成在多于一個的導電層中的實施例。
[0032] 多個網絡包括信號網絡202、204、206、208和210^及虛擬網絡212。信號網絡是配 置為將信號或電源（power)傳輸至電路元件的網絡。信號的實例包括但不限于數據信號、 控制信號、時鐘信號等。虛擬網絡是不配置為傳輸信號或電源的網絡。例如，虛擬網絡是浮 動網絡。在本文中的描述中，除非另有聲明，"網絡"指的是"信號網絡"和"虛擬網絡"。
[0033] 氣隙圖案222、224、226和228是包括在布局200A中的掩模層中的圖案。氣隙圖 案222、224、226和228覆蓋鄰近的網絡之間的相應的空間。例如，氣隙圖案222覆蓋鄰近 的網絡202、212之間的空間。例如，如結合圖2B描述的，當制造1C時，防止介電材料形成 在由氣隙圖案222、224、226和228覆蓋的空間中，從而在鄰近的網絡之間產生相應的氣隙。
[0034] 圖2B是根據一些實施例的制造的1C 200B的部分的示意性截面圖。在圖2B中的 示例性配置中，制造的1C 200B的部分對應于沿著圖2A中的線II-II截取的截面圖。制造 的1〔 2008包括多個交替布置的導電層231、233 ^及介電層232、234。例如，介電層232 布置在導電層231上方，導電層233布置在介電層232上方，并且介電層234布置在導電層 233上方。導電層231包括電連接至下面的導電層或電路元件的導電圖案235。導電圖案 235電連接至介電層232的介電材料236中的導電通孔237。導電層233包括介電材料238 中的多個導電圖案244、246、248。如本文中描述的，導電圖案248通過導電通孔237電連 接至導電圖案235 W在多個導電層中形成網絡。導電圖案244、246、248對應于圖2A的布 局200A中的網絡204、206和208。氣隙264位于導電圖案244和246之間。氣隙266位 于導電圖案246和248之間。氣隙244、246對應于圖2A的布局200A中的氣隙圖案224、 226。在一個或多個實施例中，由于工藝變化和/或材料特性，部分介電材料存在于氣隙和 相應的導電圖案之間。例如，雖然布局200A中的氣隙圖案224從邊到邊地覆蓋網絡204、206 之間的空間，但是介電材料238的部分265、267仍存在于氣隙264和相應的導電圖案244、 246之間的覆蓋的空間中。在一些實施例中，氣隙從邊到邊地延伸在相應的導電圖案之間， 例如，介電材料238的部分265、267不存在于制造的1C中。未由氣隙圖案覆蓋的鄰近的導 電圖案之間的區域填充有介電材料。例如，圖2A的布局200A中的區域229未由氣隙圖案 覆蓋并且將填充有制造的1C 200B中的介電材料238。介電層234的介電材料239位于導 電層233上方。在至少一個實施例中，由于與用于形成介電材料239的材料和/或工藝相 關的一個或多個因素，氣隙的頂部突入介電材料239內。例如，氣隙266的頂部269突入介 電材料239內。導電圖案235、244、246、248和/或導電通孔237的示例性材料包括諸如銅 的金屬。介電材料236、238、239的示例性材料包括但不限于Si化、SiOx、SiON、SiC、SiBN、 SiCBN或它們的組合。在美國專利第8, 456, 009號中描述了用于氣隙形成的示例性工藝，其 全部內容結合于此作為參考。制造的