集成時鐘差分緩沖的制作方法
【專利說明】
[0001] 本發明專利申請是國際申請號為PCT/US2014/018432,國際申請日為2014年2月 25日，進入中國國家階段的申請號為201480008926. 3,名稱為"集成時鐘差分緩沖"的發明 專利申請的分案申請。
[0002] 優先權
[0003]本申請要求 2013 年 6 月 27 日提交的ChoupinHuang、VijayaK.Boddu、Stephan Rusu和NicholasB.Peterson的題為"INTEGRATEDCLOCKDIFFERENTIALBUFFERING(集成 時鐘差分緩沖）"的美國專利申請No. 13/929, 164的優先權，該申請的全部內容通過引用結 合于此；并進一步要求 2013 年 3 月 15 日提交的ChoupinHuang、VijayaK.Boddu、Stephan Rusu和NicholasB.Peterson的題為"CLOCKDIFFERENTIALBUFFERING(時鐘差分緩沖）" 的美國臨時專利申請No. 61/799, 748的優先權，該申請的全部內容通過引用結合于此。
技術領域
[0004] 本發明的實施例涉及用于時鐘信號緩沖的技術。更具體地，本發明的實施例涉及 用于將時鐘信號提供至高度集成的電路的技術。
[0005] 背景
[0006] 隨著增加的集成和/或增加的輸入/輸出（1/0)需求，到處理器管芯入口的參考 時鐘信號的數量增加。一個方法在于提供附加的外部時鐘信號，但由于差分時鐘信號和增 加的參考時鐘需求，引腳的數量和增加的布線復雜度可能很快變得不切實際。
【附圖說明】
[0007] 本發明的各實施例在各附圖中是以示例方式而非限定方式示出的，在附圖中相同 的附圖標記指代相同的要素。
[0008] 圖1是采用完全集成的時鐘差分緩沖器（FI⑶B)的處理器時鐘解決方案的一個實 施例的框圖。
[0009] 圖2是完全集成的時鐘差分緩沖器（FI⑶B)的一個實施例的框圖。
[0010] 圖3A是在集成電路封裝中并位于熱沉覆蓋區域之外的FICDB的概念圖。
[0011] 圖3B是在集成電路封裝中并位于熱沉覆蓋區域之內的FI⑶B的概念圖。
[0012] 圖4是在插槽腔（socketcavity)中的集成電路封裝中的FI⑶B的概念圖。
[0013] 圖5示出了包括外圍組件快速互連（PCIe)兼容架構的計算系統的實施例。
[0014] 圖6示出包括分層堆棧的PCIe兼容互連架構的實施例。
[0015] 圖7示出了在互連架構中生成或接收的PCIe兼容請求或分組的實施例。
[0016] 圖8示出了PCIe兼容互連架構的發射器和接收器對的實施例。
[0017] 圖9示出計算系統的框圖的實施例。
[0018] 圖10示出計算系統的框圖的另一實施例。
[0019] 圖11示出計算系統的框圖的另一實施例。
[0020] 詳細描述
[0021] 在以下描述中，陳述了多個具體細節。然而，本發明的各實施例可以在沒有這些具 體細節的情況下實施。在其他實例中，未詳細示出公知的電路、結構以及技術，以免使對本 描述的理解模糊。
[0022] 本文所描述的是完全集成的時鐘差分緩沖器（FICDB)，其可用于將參考時鐘信號 提供至例如，高速（I/O)互連、處理核、存儲器等等。在一個實施例中，來自FI⑶B的參考時 鐘差分對被提供至每個管芯入口（entry)以為尚速串彳丁鏈路提供尚品質參考時鐘。這還可 降低與其他時鐘分配技術相關聯的性能風險。在一個實施例中，FICDB可提供具有良好可 控的參考時鐘漂移（或差分抖動）的有效解決方案，因為僅一個參考時鐘差分對從時鐘源 傳送至芯片插槽。
[0023] 在一個實施例中，FICDB可以是扁平封裝部分（例如，微球柵陣列封裝）、或可以是 安裝在處理核基板上的倒裝芯片的裸片。在一個實施例中，LC鎖相環（PLL)輸出差分緩沖 器（可具有單獨的輸出使能控制）、輸入時鐘對、控制電路（例如，支持PWRGD#/PWRGD)。在 一個實施例中，利用自適應PLL帶寬。在一個實施例中，控制邏輯與除功率良好的信號之外 的處理核耦合（例如，支持PWRGD#/PWRGD)。在一個實施例中，從相同的電源提供FICDB的 所有數字和模擬電源。
[0024] 圖1是采用完全集成的時鐘差分緩沖器（FI⑶B)的處理器時鐘解決方案的一個實 施例的框圖。圖1的示例示出了單個處理核管芯和伴隨管芯，伴隨管芯可以是與處理核耦 合的任何類型的管芯。圖1的示例被簡化以示出FICDB的操作并且利用本文所描述的技術 可支持任何數量的管芯。
[0025] 封裝100可接收來自外部源（圖1中未示出）的輸入差分時鐘信號。差分時鐘源 可以是本領域已知的任何類型并且可通過引腳或任何類型的外部連接器提供至內部部件 (例如，處理核、存儲器、控制邏輯）。輸入差分時鐘信號可以是任何頻率（例如，100MHz、 200MHz、50MHz)，FICDB120接收輸入差分時鐘信號。
[0026] 在一個實施例中，FICDB120接收輸入差分時鐘信號并將多個參考差分時鐘對提 供至處理管芯140和/或伴隨管芯160。由FI⑶B120提供的參考差分時鐘對可以是與輸 入差分時鐘信號相同的頻率和/或是輸入差分時鐘信號的頻率的倍數（整數和/或小數）。 在圖2中更詳細地描述了FI⑶B120的一個實施例。
[0027] 通過該配置，FI⑶B120為處理核和/或需要大量的參考時鐘入口以支持例如高 速I/O鏈路和帶寬的其他部件提供穩健參考時鐘解決方案。FICDB120還傳遞參考時鐘信 號并且具有比依賴于長度匹配的現有解決方案和/或其他解決方案更好的到處理核和/或 其他部件的時鐘對之間的可控漂移。
[0028] 處理核140被設計用于可由FI⑶B120提供的任何數量的參考時鐘對。圖1的示 例示出了六個參考時鐘對，但可支持任何數量的參考時鐘對。而且，雖然圖1的示例包括處 理核140,但可以類似的方式支持利用參考時鐘對的任何其他集成部件（例如，片上系統、 處理器、多個處理器、互連控制器、系統控制邏輯）。
[0029] 在一個實施例中，FI⑶B120還將參考時鐘對提供至伴隨管芯160,伴隨管芯160 可以是利用處理器核140進行操作的任何類型的伴隨管芯。例如，伴隨管芯160可以是存 儲器、緩存存儲器、協處理器、安全處理器、網絡接口、橋接電路等。在一個實施例中，管芯上 鏈路150提供處理核140和伴隨管芯160之間的鏈路并可利用由FICDB120提供的參考時 鐘信號。可在單個封裝中重復圖1的部件中的一個或多個。
[0030] 圖2是完全集成的時鐘差分緩沖器（FI⑶B)的一個實施例的框圖。圖2的示例 包括有限數量的PLL;然而，可支持任何數量的PLL并且可提供任何數量的差分參考時鐘信 號。
[0031] 在一個實施例中，FI⑶B210包括控制邏輯220和任何數量的PLL(例如，250、 260)。控制邏輯220接收與從外部源（圖2中未示出）接收的輸入差分時鐘信號有關的外 部信號。在一個實施例中，通過緩沖器225緩沖輸入差分時鐘信號（例如，CLK和CLK#)。
[0032] 控制邏輯220可接收指示輸入差分時鐘信號的一個或多個控制信號。這些控制信 號可包括，例如，指示電源正提供充足的操作電壓（例如，PWRGD，PWRGD#)的信號、自適應帶 寬信號（多個）、SDA和/或SCL中的一個或多個。在一個實施例中，從處理核接收控制信 號；然而，也可從其他源接收控制信號。
[0033] PLL(例如，250、260)接收輸入差分時鐘信號并生成與該輸入差分時鐘信號同步 的輸出信號。在一個實施例中，PLL(例如，250、260)是串行同步控制器（SSC)兼容設備。 PLL可提供不同比值，例如，PLL250可以是1:1PLL且PLL260可以是1:2PLL。也可支持 其他和/或更多比值。
[0034] 在一個實施例中，控制邏輯220控制PLL250、PLL260和復用器270。復用器270 進行操作以在輸入差分時鐘信號和來自1:1復用器（例如，250)的輸出信號之間選擇。來 自復用器270的輸出信號向任何數量的輸出緩沖器280提供輸入信號，輸出緩沖器280提 供差分時鐘信號。類似地，來自PLL260的輸出信號將向任何數量的輸出緩沖器290提供 輸入信號，輸出緩沖器290以PLL260的比值（例如，2:1)提供差分時鐘信號。
[0035] 在一個實施例中，管芯（在圖2中未示出）的每個時鐘入口具有在FI⑶B210中的 對應的輸出緩沖器（例如，280、290)。返回至圖1的示例，對于處理核140和伴隨管芯160 的每個時鐘入口，存在在FI⑶B210中的對應的輸出緩沖器。
[0036] 圖3A是在熱沉覆蓋區域外的集成電路封裝中的FICDB的概念圖。在圖3A的示例 中，處理器核340設置在封裝310中。雖然示出了一個處理器核，但可類似地包括任何數量 的處理器核和/或FI⑶B。
[0037] 在圖3A的示例中，處理核340位于集成熱沉（通過320示出該集成熱沉的覆蓋區 域）下方。在一個實施例中，FI⑶B350駐留在集成熱沉覆蓋區域之外。
[0038] 圖3B是在熱沉覆蓋區域中的集成電路封裝中的FICDB的概念圖。在圖3B的示例 中，處理器核345設置在封裝315中。雖然示出了 一個處理器核，但可類似地包括任何數量 的處理器核和/或FI⑶B。
[0039] 在圖3B的示例中，處理核345位于集成熱沉（通過325示出該集成熱沉的覆蓋區 域）下方。在一個實施例中，FI⑶B355駐留在集成熱沉覆蓋區域之內。
[0040] 圖4是在熱沉覆蓋區域中的集成電路封裝中的FICDB的概念圖。在圖4的示例中， FI⑶B450位于集成熱沉（通過420示出該集成熱沉的覆蓋區域）下方。在一個實施例中， FI⑶B450駐留在集成熱沉覆蓋區域之內。
[0041] 在一個實施例中，本文所描述的FI⑶B用于將時鐘信號提供至包括高速串聯輸入 /輸出（I/O)接口的電路。例如，這些接口可以是外圍部件互連（PCI)和/或快速PCI(PCIe) 接口。可類似地支持其他鏈路協議。可在接收來自本文所描述的FICDB的參考時鐘信號的 封裝內的一個或多個集成電路管芯上實現以下所描述的系統的部件中的一個或多個。
[0042] PCIe的主要目標是使得來自不同供應商的各組件和器件能夠在開放架構中互操 作，橫跨多個市場細分；客戶機（臺式機和移動）、服務器（標準和企業）以及嵌入式和通 信設備。快速PCI是針對各種各樣的將來計算和通信平臺定義的高性能、通用I/O互連。
[0043] -些PCI屬性，如其使用模型、加載-存儲架構、以及軟件接口，已通過其各版本得 到維持，而先前的并行總線實現已被高度可縮放、完全串行的接口所替換。PCI快速的更新 近版本利用點對點互連、基于交換機的技術、以及分組化協議的進步，來產生新的性能水平 和特征。功率管理、服務質量（QoS)、熱插拔/熱切換支持、數據完整性、以及出錯處理是PCI 快速所支持的高級特征中的一些。
[0044] 參考圖5，示出了由互連一組部件的點對點鏈路組成的結構的實施例。系統500包 括耦合到控制器中樞515的處理器505和系統存儲器510。處理器505包括任何處理元件， 如微處理器、主處理器、嵌入式處理器、協處理器、或其他處理器。處理器505通過前側總線 (FSB) 506耦合到控制器中樞515。在一個實施例中，如下所述，