異步復位同步釋放帶寬可控的復位電路的制作方法
【技術領域】
[0001] 本發明公開了異步復位同步釋放帶寬可控的復位電路，屬于數字集成電路的技術 領域。
【背景技術】
[0002] 在ASIC設計中，復位一直是一個基本而又重要的問題，通常分為同步復位和異步 復位。同步復位是指復位信號要等待下一個時鐘有效沿到來時對觸發器進行復位，異步復 位則不需要等待下一個時鐘有效沿的到來直接對觸發器進行復位。
[0003] 同步復位和異步復位各有優缺點：同步復位容易綜合，便于時序分析，能降低亞穩 態出現的概率，但是同步復位信號的有效周期必須大于一個時鐘周期，才能被采樣執行復 位，而且由于大多數的單元庫內的觸發器只有異步復位端口，采用同步復位會耗費較多的 邏輯資源，另外，在異步復位信號釋放的時候容易出問題，甚至會產生亞穩態；異步復位不 需要時鐘，更節省邏輯資源，但是異步復位時序分析的復雜性要高于同步復位。
[0004] 所以，結合兩者的優點，如今大部分ASIC設計推薦使用異步復位同步釋放的復位 方式。授權公告號為CN100549909C的專利公開了一種異步復位電路及其實現方法，采用的 是兩級觸發器串聯并且第一級觸發器的輸入端接高電平，復位信號釋放后經過兩個時鐘上 升沿后輸入到系統內復位信號才跟時鐘信號一起同步釋放，同步釋放帶寬受串接的觸發器 個數的限制，如果需要增大同步釋放帶寬，只能增加串聯觸發器的個數，勢必造成更多的資 源浪費。
【發明內容】
[0005] 本發明所要解決的技術問題是針對上述【背景技術】的不足，提供了異步復位同步釋 放帶寬可控的復位電路，實現了異步復位同步釋放帶寬的可控，解決了現有技術中異步復 位電路的同步釋放帶寬受串接的觸發器個數的限制的技術問題。
[0006] 本發明為實現上述發明目的采用如下技術方案： 異步復位同步釋放帶寬可控的復位電路，包括：延時計數器電路和輸出控制電路，所述 延時計數器電路包括N位延時計數器子模塊，其中， 各位延時計數器子模塊的第一輸入端接各自的數據輸出端，各位延時計數器子模塊的 時鐘端口接系統時鐘信號，各位延時計數器子模塊的復位端口接系統外部異步復位信號， 第1位延時計數器子模塊的第二輸入端接輸出控制電路的輸出端，第2位至第N位延時計 數器子模塊的第二輸入端分別與其前一位延時計數器子模塊的進位信號輸出端連接，輸出 控制電路的輸入端接各位延時計數器子模塊的數據輸出端，N為整數。
[0007] 作為所述異步復位同步釋放帶寬可控的復位電路的進一步優化方案，第1位延時 計數器子模塊為由同或門和帶有異步復位端口的D觸發器組成的計數電路，其中， 同或門的第一輸入端作為該子模塊的第一輸入端與D觸發器的數據輸出端連接，同或 門的第二輸入端作為該子模塊的第二輸入端與輸出控制電路的輸出端連接，同或門的輸出 端與D觸發器的數據輸入端并接作為該子模塊的進位信號輸出端，D觸發器的時鐘信號輸 入端作為該子模塊的時鐘端口接收系統時鐘信號，D觸發器的異步復位端作為該子模塊的 復位端口接收系統外部異步復位信號，D觸發器的數據輸出端與控制電路的輸入端連接。
[0008] 進一步的，所述異步復位同步釋放帶寬可控的復位電路中，第2位至第N-1位延 時計數器子模塊的電路結構相同，均包括所述計數電路以及由反相器和或門組成的進位電 路，其中，反相器的輸入端與D觸發器的數據輸出端連接，或門的一個輸入端與反相器的輸 出端連接，或門的另一個輸入端與D觸發器的數據輸入端連接，或門的輸出端作為第2位至 第N-1位延時計數器子模塊中任一子模塊的進位信號輸出端。
[0009] 再進一步的，所述異步復位同步釋放帶寬可控的復位電路中，第N位延時計數器 子模塊與第1位延時計數器子模塊電路結構相同。
[0010] 更進一步的，所述異步復位同步釋放帶寬可控的復位電路中，輸出控制電路為N輸入與門電路。
[0011] 作為所述異步復位同步釋放帶寬可控的復位電路的更進一步優化方案，N的取值 為3。
[0012] 本發明采用上述技術方案，具有以下有益效果： (1) 本發明涉及的異步復位同步釋放電路，有效過濾了短時間外部復位信號釋放，增強 了復位信號的可靠性； (2) 延時計數器電路可以通過擴展觸發器的位數N，使得異步復位信號釋放后經過 個系統時鐘上升沿后同步釋放，實現異步復位同步釋放帶寬的可控。
【附圖說明】
[0013] 圖1為本發明復位電路的框圖。
[0014] 圖2為具體實施例中實現經過7個時鐘上升沿后同步釋放復位操作的復位電路。
[0015] 圖3為圖2所示電路的仿真波形示意圖。
[0016] 圖中標號說明：101為延時計數器電路、102為輸出控制電路、103為第一D觸發 器、104為第二D觸發器、105為第三D觸發器、106為第一同或門、107為第二同或門、108為 第三同或門、109為二輸入或門、110為反相器、111為三輸入與門。
【具體實施方式】
[0017] 下面結合附圖對發明的技術方案進行詳細說明。
[0018] 本發明涉及的異步復位同步釋放帶寬可控的復位電路如圖1所示，包括：延時計 數器電路和輸出控制電路，所述延時計數器電路包括N位延時計數器子模塊，N為整數。 各位延時計數器子模塊的第一輸入端接各自的數據輸出端，各位延時計數器子模塊的時鐘 端口接系統時鐘信號，各位延時計數器子模塊的復位端口接系統外部異步復位信號，第1 位延時計數器子模塊的第二輸入端接輸出控制電路的輸出端，第2位至第N位延時計數器 子模塊的第二輸入端分別與其前一位延時計數器子模塊的進位信號輸出端連接，輸出控制 電路的輸入端接各位延時計數器子模塊的數據輸出端。輸出控制電路為N輸入與門電路， 可根據延時計數器子模塊的個數用多個與門電路實現。
[0019] 第1位延時計數器子模塊為由同或門和帶有異步復位端口的D觸發器組成的計數 電路。同或門的第一輸入端作為該子模塊的第一輸入端與D觸發器的數據輸出端連接，同 或門的第二輸入端作為該子模塊的第二輸入端與輸出控制電路的輸出端連接，同或門的輸 出端與D觸發器的數據輸入端并接作為該子模塊的進位信號輸出端，D觸發器的時鐘信號 輸入端作為該子模塊的時鐘端口接收系統時鐘信號，D觸發器的異步復位端作為該子模塊 的復位端口接收系統外部異步復位信號，D觸發器的數據輸出端與控制電路的輸入端連接。
[0020] 第2位至第N-1位延時計數器子模塊的電路結構相同，均包括實現第1位延時計 數器子模塊的計數電路以及由反相器和或門組成的進位電路。反相器的輸入端與D觸發 器的數據輸出端連接，或門的一個輸入端與反相器的輸出端連接，或門的另一個輸入端與D 觸發器的數據輸入端連接，或門的輸出端作為第2位至第N-1位延時計數器子模塊中任一 子模塊的進位信號輸出端。
[0021] 第N位延時計數器子模塊與第1位延時計數器子模塊電路結構相同，因最高位無 需進位操作，所以第N位延時計數器子模塊可以省去進位電路以及進位信號輸出端口。
[0022] 當N取值為3時，復位電路可以在經過7個時鐘上升沿后同步釋放復位操作，該復 位電路如圖2所示，延時計數器電路101和輸出控制電路102,延時計數器電路101由三個 帶低電平復位端、時鐘上升沿觸發的D觸發器(第一D觸發器103、第二D觸發器104、第三D 觸發器105)，以及三個兩輸入同或門（第一同或門106、第二同或門107、第三同或門108)、 一個兩輸入或門109和一個反相器110組成。第一D觸發器103的數據輸入端與第一同或 門106的輸出端相連，第一D觸發器103的時鐘端與系統時鐘elk相連，第一D觸發器103 的復位端與系統外部異步復位信號rst_asynC_n相連，第一D觸發器103的數據輸出端與 第一同或門106的一個輸入端相連，第一同或門106的另一輸入端與輸出到系統內部的同 步復位信號rst_Sync_n相連，第二D觸發器104的數