電路元件布局結構以及集成電路的布局方法
【技術領域】
[0001] 本發明是有關于一種電路元件布局方法，且特別是有關于一種藉由增加功率去耦 電容（powerdecouplingcapacitor)來減少電壓雜訊的電路元件布局結構以及集成電路 的布局方法。
【背景技術】
[0002] 隨著集成電路制作技術的進步，電子元件的設計也隨之朝向小尺寸的方向設計， 以符合現行電子產品微小化的需求。但是，電子元件尺寸的降低，卻也同時增加了布局設 計的困難。因此，通常在進行電路的布局設計時，可藉由進行設計規則檢查（designrule check,DRC)的軟件模擬來協助電路設計者確認所設計的電路元件布局結構的正確性。
[0003] 設計規則檢查是一項強大的軟件模擬電路自動檢查功能，其可確定集成電路的布 局結構是否滿足晶圓廠預設的參數要求，以檢查電路元件布局的設計邏輯和電性連接的完 整性。例如可檢查線與線、線與元件或線與貫通孔之間的間隔距離是否符合規定，或者是電 源線及地線的寬度是否合適或是否造成信號短路等。據此，設計完成的電路元件布局結構 通常皆要通過設計規則檢查的確認，才可正式實作于晶圓上。
[0004] 圖1是現有的一種藉由設計規則檢查進行確認后的集成電路100的電路元件布局 結構示意圖。請參照圖1，集成電路100包括第一功能性電路區域11〇_1~11〇_2以及第二 功能性電路區域120。在集成電路100中，施加于第一功能性電路區域110_1~110_2以及 第二功能性電路區域120的電壓值并不相同（電位不同）。因此，通過設計規則檢查的確認 后，在電位不同的電壓區域之間會設置有符合最低長寬比例要求的設計布局間隔130_1~ 130_3 (例如PM0S的N-wellrule),以避免不同電位的區域之間互相影響。然而，設計布局 間隔130_1~103_3亦導致集成電路100的面積增加，并且降低集成電路100中可用空間 的利用性。
【發明內容】
[0005] 本發明提供一種電路元件布局結構以及集成電路的布局方法，將功率去耦電容設 置于電位不同的電壓區域之間的布局間隔，以充分地有效利用電路結構中的可用空間，并 降低電源端的電壓雜訊來避免對電路中的其他元件所造成的影響。
[0006] 本發明提出一種電路元件布局結構，此電路元件布局結構適用于集成電路。此電 路元件布局結構包括第一功能性電路區域、第二功能性電路區域以及功率去耦電容。第一 功能性電路區域操作于第一電壓域。第二功能性電路區域操作于第二電壓域。第一電壓 域不同于第二電壓域，且第一功能性電路區域與第二功能性電路區域之間存在設計布局間 隔。功率去耦電容設置于設計布局間隔中。
[0007] 在本發明的一實施例中，上述的功率去耦電容是依據第一功能性電路區域以及第 一電壓域，或是依據第二功能性電路區域以及第二電壓域而被設計的。
[0008] 在本發明的一實施例中，上述的集成電路為電源開關、隔離元件、保持元件或是電 壓轉換元件。
[0009] 在本發明的一實施例中，上述的設計布局間隔為設計規則檢查所形成。
[0010] 從另一角度來看，本發明提出一種集成電路的布局方法。此集成電路的布局方法 形成第一功能性電路區域以及第二功能性電路區域。其中第一功能性電路區域操作于第一 電壓域，第二功能性電路區域操作于第二電壓域，且第一功能性電路區域與第二功能性電 路區域之間存在設計布局間隔。并且，在設計布局間隔中設置功率去耦電容。
[0011] 本發明亦提出一種電路元件布局結構。此電路元件布局結構適用于集成電路。此 電路元件布局結構包括第一功能性電路區域以及功率去耦電容。第一功能性電路區域操作 于第一電壓域。其中第一功能性電路區域的四周存在設計布局間隔。功率去耦電容設置于 設計布局間隔中。
[0012] 在本發明的一實施例中，上述的功率去耦電容依據第一功能性電路區域以及第一 電壓域而被設計。上述的集成電路為電源開關、隔離元件、保持元件或是電壓轉換元件，且 設計布局間隔為設計規則檢查所形成。
[0013] 基于上述，本發明實施例所述的電路元件布局結構，可將功率去耦電容設置于通 過設計規則檢查而在不同電位的電壓區域之間形成的布局間隔上。據此，本發明在通過設 計規則檢查的情況下，可有效地利用電路結構中的可用空間增加去耦電容，以降低電源端 的電壓雜訊，進而提高集成電路作動的穩定性。
[0014] 為讓本發明的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式 作詳細說明如下。
【附圖說明】
[0015] 圖1是現有的一種藉由設計規則檢查進行確認后的電路元件布局結構的示意圖；
[0016] 圖2是依據本發明實施例說明電路元件布局結構的示意圖；
[0017] 圖3是依據本發明實施例說明等效電路的示意圖；
[0018] 圖4是依據本發明實施例說明電路元件布局結構的示意圖；
[0019] 圖5是依照本發明實施例說明集成電路的布局方法的流程圖。
【具體實施方式】
[0020] 為了有效地利用電路結構中的可用空間，本發明實施例將功率去耦電容設置于電 位不同的電壓區域之間的布局間隔。據此，本發明實施例可在通過設計規則檢查的前提下， 將電路結構中布局間隔所占有的空間有效地利用于設置去耦電容，以降低電源端的電壓雜 訊，進而提高電路結構的利用性。
[0021] 有關本發明實施例的技術內容、特點與功效，在以下配合參考圖式進行詳細地說 明。再者，凡可能之處，在圖式及實施例中使用相同標號的元件/構件代表相同或類似部 分。
[0022] 圖2是依據本發明實施例說明集成電路200的電路元件布局結構示意圖。集成電 路200可具有多個電位不同的電壓域。于本實施例中，集成電路200可以是被設計以成為 知識產權（IntellectualProperty)化的模塊化電路。集成電路200包括第一功能性電路 區域210_1~210_2以及第二功能性電路區域220。于圖2中，集成電路200例如為電源開 關（powerswitch)、隔離兀件（isolationcell)、保持兀件（retentioncell)或電壓轉換 元件（levelshifter)等低功率管理元件，其特性分述如下。作為電源開關的集成電路200 是用以關掉一部分設計電路的電源，以降低設計電路中的靜態功率。作為隔離元件的集成 電路200設置在兩個不同的電壓域之間，用以當兩個電壓域的其中之一為關閉模式時施加 已知電壓作為電壓域的輸出。作為保持元件的集成電路200用以在電壓域關閉之前儲存暫 存器的狀態。作為電壓轉換元件的集成電路200則被使用于采用多個電壓供應器的多電壓 設計電路。
[0023] 于圖2中，第一功能性電路區域210_1~210_2操作于第一電壓域VI。相對地，第 二功能性電路區域220操作于第二電壓域V2,且第一電壓域VI與第二電壓域V2的電位不 同。并且，在電位不同的第一功能性電路區域210_1~210_2及第二功能性電路區域220 之間分別存在設計布局間隔230_1~230_3,其為符合設計規則檢查的規定所形成。需說明 的是，雖然本發明實施例是以包括2個第一功能性電路區域210_1~210_2以及1個第二 功能性電路區域220進行說明，但上述各區域的個數在本發明并不依此為限。
[0024] 與現有技術不同的是，于圖2中，本發明實施例的集成電路200更包括設置于設計 布局間隔230_1~230_3的功率去耦電容240_1~240_3。在本發明實施例中，功率去耦 電容240_1是依據第一功能性電路區域210_1~210_2以及其所在的第一電壓域VI而被 設計的。功率去耦電容240_2~240_3則是依據第二功能性電路區域220以及其所在的第 二電壓域V2而被設計的。換言之，功率去耦電容240_1亦操作于第一電壓域VI與接地電 壓之間，功率去耦電容240_2~240_3亦操作于第二電壓域V2與接地電壓之間。據此，本 發明實施例可在既有的結構中增加集成電路200的去耦電容值，從而降低電源端的電壓雜 訊，并達到充分利用集成電路中可用空間的效果。
[0025] 值得一提的是，在另一實施例中，功率去耦電容240_1亦可視其實際設計及應用 需求而依據第二功能性電路區域220以及其所在的第二電壓域V2來被設計。同樣地，功率 去耦電容240_2~240_3亦可依據第一功能性電路區域210_1~210_2以及其所在的第一 電壓域VI而被設計。本發明對此并不加以限制。
[0026] 以下利用公式及等效電路說明集成