一種基于一次可編程查找表的標準單元邏輯電路的制作方法
【技術領域】
[0001] 本發明涉及集成電路設計領域，更具體地說，涉及一種基于一次可編程查找表的 標準單元邏輯電路。
【背景技術】
[0002] 基于標準單元的半定制設計流程是當前ASIC(ApplicationSpecific IntegratedCircuit:專用芯片）的主流設計技術。在該設計流程中，芯片設計者采用硬 件描述語言設計芯片，即對芯片功能進行建模，然后運用自動化設計軟件將設計代碼綜合 成標準單元電路，進而通過物理后端設計將標準單元電路轉換成對應制程工藝下可制造的 ⑶S版圖，最后由代工廠生產芯片。雖然目前基于CMOS標準單元的ASIC芯片設計技術得到 最廣泛應用，但是也存在以下安全性相關的問題。一是對于一顆已有的基于CMOS標準單元 的ASIC芯片而言，很難通過開銷小的無損檢測技術確認芯片的邏輯電路確實與初始設計 完全一致，即無法確認硅后ASIC芯片是否存在非預期的邏輯電路，比如后門或木馬。二是 芯片設計者或者IP(IntellectualProperpty:指某一方提供的、形式為邏輯單元、芯片設 計的可重用模塊）核設計者無法從技術上徹底保護知識產品，比如仿造者通過反向工程可 以還原ASIC芯片的邏輯電路，IP核提供者也無法控制IP核的非授權使用，即無法控制IP 核使用者制造出超過限定數量的芯片。
[0003] 因此，如何保障芯片的核心邏輯不受木馬電路的干擾或破壞，保證核心私密數據 的安全存儲而不被后門電路竊取是現在需要解決的問題。
【發明內容】
[0004] 本發明的目的在于提供一種基于一次可編程查找表的標準單元邏輯電路，以保障 芯片的核心邏輯不受木馬電路的干擾或破壞，保證核心私密數據的安全存儲而不被后門電 路竊取。
[0005] 為實現上述目的，本發明實施例提供了如下技術方案：
[0006] -種基于一次可編程查找表的標準單元邏輯電路，包括：
[0007] 基于反熔絲的存儲單元陣列、狀態放大和編程控制邏輯電路；
[0008] 其中，若所述標準單元邏輯電路有2"個輸入的字線使能信號WL，有m個輸入的位 線使能信號BLS，則所述存儲單元陣列為2"行m列的存儲單元陣列，所述狀態放大和編程控 制邏輯電路為m個，且每個狀態放大和編程控制邏輯電路與所述每個狀態放大和編程控制 邏輯電路相對應的一列存儲單元均相連。
[0009] 優選的，若連接存儲單元的字線使能信號WL和位線使能信號BLS均為高電平，則 對所述存儲單元進行編程。
[0010] 優選的，若連接所述存儲單元的字線使能信號WL和位線使能信號BLS均為高電 平，且所述存儲單元被成功編程，則所述標準單元的輸出D0為低電平；
[0011] 若連接所述存儲單元的字線使能信號WL和位線使能信號BLS均為高電平，且所述 存儲單元沒有被成功編程，則所述標準單元的輸出DO為高電平。
[0012] 優選的，存儲單元包括：
[0013] 大電阻，AF晶體管，BF晶體管，AT晶體管；其中，所述AF晶體管、所述BF晶體管和 所述AT晶體管均為NM0S晶體管；
[0014] 所述大電阻的第一端與電源VP相連，另一端與所述AF晶體管的柵極相連；
[0015] 所述AF晶體管的源極與所述AF晶體管的漏極共同與所述BF晶體管的源極相連；
[0016] 所述BF晶體管的柵極與電源VDD相連，所述BF晶體管的漏極與所述AT晶體管的 源極相連；
[0017] 所述AT晶體管的柵極與字線使能信號WL相連，所述AT晶體管的漏極與所述狀態 放大和編程控制邏輯電路相連。
[0018] 優選的，當芯片處于編程狀態時，所述電源VP的電壓值高于AF晶體管的正常工作 電壓；當芯片處于非編程狀態時，所述電源VP的電壓值為AF晶體管的正常工作電壓。
[0019] 優選的，所述大電阻的阻值為3千歐姆。
[0020] 優選的，所述狀態放大和編程控制邏輯電路，包括：
[0021] P晶體管，N1晶體管，N2晶體管，N3晶體管，N4晶體管，反相器INVP，三態輸出反 相器INVBL;其中所述P晶體管為PM0S晶體管，所述N1晶體管、所述N2晶體管、所述N3晶 體管和所述N4晶體管，均為NM0S晶體管；
[0022] 所述P晶體管的源極與電源VDD相連，所述P晶體管的柵極與偏置電壓VBIAS相 連，所述P晶體管的漏極與所述N1晶體管的源極相連；
[0023] 所述N1晶體管的柵極與所述N2晶體管的柵極均與所述存儲單元相連，所述N1晶 體管的漏極與所述N2晶體管的漏極均與所述N3晶體管的源極相連；
[0024] 所述N3晶體管的柵極與所述反相器INVP的輸出端相連，所述N3晶體管的漏極與 所述N4晶體管的源極相連；
[0025] 所述N4晶體管的漏極與接地端相連，所述N4晶體管的柵極與位線使能信號BLS 相連；
[0026] 所述反相器INVP的輸入信號為編程使能信號PGM;
[0027] 所述三態輸出反相器INVBL的輸入信號為位線使能信號BLS，所述三態輸出反相 器INVBL的輸出信號BL與所述存儲單元相連，所述三態輸出反相器INVBL的三態控制使能 信號為所述編程使能信號PGM。
[0028] 優選的，所述偏置電壓VBIAS的電壓值低于所述電源VDD的電壓值，高于所述P晶 體管的閾值電壓值。
[0029] 通過以上方案可知，本發明實施例提供的一種基于一次可編程查找表的標準單元 邏輯電路，包括：基于反熔絲的存儲單元陣列、狀態放大和編程控制邏輯電路；其中，若所 述標準單元邏輯電路有2"個輸入的字線使能信號WL，有m個輸入的位線使能信號BLS，則所 述存儲單元陣列為2"行m列的存儲單元陣列，所述狀態放大和編程控制邏輯電路為m個， 且每個狀態放大和編程控制邏輯電路與所述每個狀態放大和編程控制邏輯電路相對應的 一列存儲單元均相連。
[0030] 本實施例中的存儲單元陣列為基于反熔絲的存儲單元陣列，反熔絲電路在編程之 后不具有可逆性，且只能編程一次，即使運用反向工程也無法破解反熔絲電路在編程之后 的狀態，因此基于反熔絲一次可編程查找表的標準單元邏輯電路所構建的芯片具有非常高 的安全特性。并且基于這種方法所制造的芯片，可以在硅后對芯片中的標準單元進行編程， 能從根本上保護知識產權，并且如果沒有IP提供者的硅后編程，IP用戶無法獲得完整功 能，也無法破解功能，更不能制造出超過授權數量的芯片。由于在芯片制造出來之前，除芯 片設計者之外其他個人或實體不掌握芯片的完整功能，因此很難在芯片制造過程中注入針 對性的木馬后門電路使芯片的安全控制邏輯失效，或者泄漏芯片內部狀態信息，保護了芯 片的安全。
【附圖說明】
[0031] 為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現 有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本 發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以 根據這些附圖獲得其他的附圖。
[0032] 圖1為本發明實施例公開的一種基于一次可編程查找表的標準單元邏輯電路示 意圖；
[0033] 圖2為本發明實施例公開的存儲單元結構示意圖；
[0034] 圖3為本發明實施例公開的狀態放大和編程控制邏輯電路示意圖。
【具體實施方式】
[0035] 下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完 整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于 本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他 實施例，都屬于本發明保護的范圍。
[0036] 本發明實施例公開了一種基于一次可編程查找表的標準單元邏輯