一種體接電位pd-soi mosfet二維閾值電壓解析模型及其建立方法和閾值電壓計算方法
【技術領域】
[0001] 本發明涉及半導體技術領域，具體為一種體接電位ro-SOI MOSFET二維閾值電壓 解析模型及其建立方法和閾值電壓仿真方法。
【背景技術】
[0002] 體硅CMOS集成電路按比例縮小帶來的小尺寸效應將會嚴重地破壞器件的工作特 性，限制了最小特征尺寸的發展。絕緣體上硅晶體管（SOI M0SFET)與體硅器件相比，具有 以下優點：無閂鎖效應；源、漏寄生電容小，工作速度快；跨導與電流驅動能力較高；亞閾值 斜率陡直；能夠很好的抑制小尺寸效應；制造工藝復雜度較低；工作電壓低；具有良好的抗 輻射、耐高溫性能。因此，SOI技術已經成為制造高速、低功耗、高可靠性及高集成度深亞微 米超大規模集成電路的重要技術。
[0003] 部分耗盡的絕緣體上硅晶體管（PD-SOI M0SFET)，由于其制造工藝簡單；柵下耗盡 層寬度不受硅膜厚度的影響；而工藝波動帶來的硅膜厚度不均勻對器件閾值電壓影響較小 等優點，因此，在溝道長度為0. 18微米到65納米的范圍內，絕緣體上硅器件基本上都是部 分耗盡類型。而且，通過"T型"或"H型"體接觸（Body Contact)將部分耗盡SOI晶體 管的體區接"地"電位，在電路的應用中能夠良好地消除浮體效應。
[0004] 閾值電壓（Vth)是MOS器件解析模型中的重要模型參量。雖然部分耗盡工藝被廣 泛使用，但是在0. 13微米以下小尺寸效應已經顯現，在90納米以下小尺寸效應已經不能忽 略，而現有的I3D-SOI MOSFET器件閾值電壓模型沒有完備地考慮小尺寸效應的影響。除此 之外，現有的ro-SOI MOSFET器件閾值電壓模型的建模中，是假設硅膜為均勻摻雜--這種 假設偏離了實際的工藝情況。因為，SOI硅膜在雜質摻雜過程中的退火工藝均采用時間小 于10秒的快速退火，因此退火僅僅起到激活硅膜中的雜質離子的作用，并不使得雜質離子 二次分布。在此情況下，硅膜中摻雜分布僅由離子注入決定。垂直于襯底表面的一次離子 注入所對應的摻雜濃度分布在垂直于溝道方向的特征符合高斯函數的分布規律，而不是理 想的均勻分布。另外一些ro-SOI MOSFET的閾值電壓模型，其在建立過程中雖然考慮了硅 膜摻雜在垂直于溝道方向的高斯分布特性，但是在分析硅膜耗盡區電勢分布特性時，卻仍 舊沿用均勻摻雜假設前提下建立的電勢函數一一在垂直于溝道方向上電勢分布滿足拋物 線函數，用平行于溝道方向上電勢分布函數來調制拋物線的各階系數。這種近似偏離實際 情況，使得閾值電壓（V th)模型的建立過程缺乏準確性。
【發明內容】
[0005] 針對現有技術中存在的問題，本發明提供一種考慮了短溝效應，計算精度高，模擬 更加真實的，符合實際情況的體接電位I 3D-SOI MOSFET二維閾值電壓解析模型及其建立方 法和閾值電壓仿真方法。
[0006] 本發明是通過以下技術方案來實現：
[0007] 本發明一種體接電位I3D-SOI MOSFET二維閾值電壓解析模型，該閾值電壓解析模 型的解析式為：
[OOOo1
[0009] 其中，
[0010] Vth為閾值電壓，Vfb為柵氧化層兩端的平帶電壓，烀為體內費米電勢，tMf是柵氧 層厚度，N cis為離子注入進入硅膜后，高斯分布函數的摻雜濃度偏移系數，ε M為二氧化硅相 對介電常數
在娃膜摻雜濃度為高斯分布的條件下，柵極 下的最大耗盡層寬度，σ為高斯分布函數的離子擴展寬度，Np為高斯分布函數的相對峰值， q為電子電荷量，ε sl為硅相對介電常數，L為溝道長度；
[0011]
(14).
[0014] 在公式（16. I)、（15. 1)和（14)中，iVe(X)為硅膜摻雜濃度的平均值，tMf是柵氧 層厚度（rim)，tsl是硅膜厚度（nm)，V bc]dy'為硅膜耗盡區之外的電壓；
[0015] V = Vds+Vbi (17. 1);
[0016] Ns' = VS+VBI (17. 2)；
[0017] YJ =Vg-Vfb (17.3)；
[0018] 公式（17. 1)、（17. 2)中：Vds為漏源電壓，Vs為源端電壓，Vs為柵極電壓，V bi為源 區/漏區與硅膜的內建電勢差；公式（17. 3)中的Vfb為柵氧化層兩端的平帶電壓。
[0019] 本發明一種體接電位I3D-SOI MOSFET二維閾值電壓解析模型建立方法，包括如下 步驟，
[0020] 步驟 1，建立 PD-SOI MOSFET 器件；
[0021] 步驟2,對應ro-SOI MOSFET器件中具體的離子注入方法，擬合出硅膜內雜質高斯 分布的解析表達式；
[0022] 步驟3,采用分離變量法，將考慮短溝效應的硅膜耗盡區二維電勢分布函數分解為 長溝器件電勢分布函數與短溝器件電勢分布函數之和的形式；通過求解泊松方程得到長溝 器件電勢分布函數的解析表達式，求解拉普拉斯方程得到短溝器件電勢分布函數的解析表 達式；然后將求解得到的長溝器件電勢分布函數和短溝器件電勢分布函數相加，得到完整 的硅膜耗盡區二維電勢分布函數；
[0023] 步驟4,根據ro-SOI MOSFET器件虛擬陰極的定義，結合長溝器件的電勢解析表達 式與短溝器件的電勢解析表達式得到虛擬陰極的位置；
[0024] 步驟5,根據實際的I3D-SOI MOSFET工藝中，硅膜內雜質摻雜為高斯分布，其平均 摻雜濃度在1〇17~l〇ls(cm 3)的數量級，得到閾值電壓遵循虛擬陰極點的電勢等于兩倍體 內費米電勢時的柵極電壓就是閾值電壓的定義，由硅膜耗盡區二維電勢分布函數得到柵氧 化層兩端的電壓，從而得到該二維閾值電壓解析模型的解析式，建立該二維閾值電壓解析 模型。
[0025] 優選的，步驟2中，擬合硅膜內雜質高斯分布的解析表達式時，在垂直于溝道的X 方向上，硅臘摻雜濃度為高斯分布的解析表汰式如下：
[0026] (1);
[0027] 共τ，X tfJI俚氾圍乃X > t ^pxdnaxA B w 73硅膜摻雜濃度函數，X是垂 直于溝道方向的坐標,Xdmax是柵極下的硅膜最大耗盡層寬度，Ncis是離子注入在進入硅膜后， 高斯分布函數的摻雜濃度偏移系數，N p為高斯分布函數的相對峰值，R為高斯分布函數的離 子注入射程。σ為高斯分布函數的離子擴展寬度。
[0028] 進一步，步驟3中得到長溝器件的電勢解析表達式如下：
[0029]
[0030] 其中，x的取值范圍為0+K x彡t ^+χ^,Ν^Νρ、!?及〇的含義同公式（1)所 述。
[0031] 進一步，步驟3中得到短溝器件的電勢解析表達式如下：
[0032]
[0033] 其中，X的取值范圍為0+K X彡t ^+Xdlliax, y的取值范圍為0彡y彡L，C1為公 式（15. 1)所示，ai為公式（16. 1)所示，Wt為公式（14)所示。
[0034] 進一步，步驟4中根得到的虛擬陰極的位置如下：
[0035]
PI)
[0036] 其中，Wt為公式（14)所表征，a i為公式（16. 1)所表征，c i為公式（15. 1)所表征， L為溝道長度。
[0037] 進一步，基于步驟5的閾值電壓定義，由硅膜耗盡區二維電勢分布函數得到柵氧 化層兩端的電壓，從而得到如權利要求1所述的二維閾值電壓解析模型。
[0038] 本發明一種體接電位I3D-SOI MOSFET二維閾值電壓計算方法，包括如下步驟，首 先，根據以上任意一項所述的體接電位ro-SOI MOSFET二維閾值電壓解析模型建立方法建 立二維閾值電壓解析模型，然后結合數值計算工具得到的ro-SOI MOSFET器件的閾值電壓。
[0039] 與現有技術相比，本發明具有以下有益的技術效果：
[0040] 本發明基于實際工藝，考慮小尺寸效應下的橫向電場作用，采用分離變量法的思 想來推導電勢函數的解析表達式，在此基礎上，為高斯摻雜的體接電位ro-SOI MOSFET的 閾值電壓建立準確二維解析模型。通過對實際工藝產生的高斯摻雜的體接電位ro-soi MOSFET器件的二維泊松方程和拉普拉斯方程進行求解，在采用分離變量的方法得到其電勢 分布函數的解析表達式。在此基礎上，用虛擬陰極點電勢等于兩倍的體內費米勢時的柵極 電壓來定義閾值電壓。基于高斯定理得出柵氧化層兩端的電壓。得到閾值電壓的二維解析 表達式。為電路設計工程師提供出考慮了短溝效應的ro-SOI MOSFET器件應用于電路仿真 的精確閾值電壓解析模型。
【附圖說明】
[0041] 圖1為本發明實例中所述的基于0. 13微米ro-SOI MOSFET工藝的N溝器件的剖 面圖。
[0042] 圖2為圖1中PD-SOI MOSFET器件二維坐標示意圖。
[0043] 圖3基于0. 13微米I3D-SOI MOSFET工藝TCAD仿真得到的硅膜摻雜特性與擬合的 尚斯曲線。
[0044] 圖4基于0. 13微米I3D-SOI MOSFET工藝TCAD仿真得到的閾值電