基于伯努利分布的貝葉斯模型混合預測電路成品率方法
【技術領域】
[0001] 本方法屬于集成電路領域，具體涉及一種基于伯努利分布的貝葉斯模型混合預測 電路成品率的方法。 技術背景
[0002] 研究顯示，集成電路尺寸的不斷縮小導致了制造過程中很大的不確定性，包括參 數化的波動和某些致命性的缺陷，該兩類的不確定性都可能會引起嚴重的成品率損失。因 此，無論是在流片前驗證或流片后測試的階段，為了提高電路性能或者減少制造成本，對成 品率的精確估計都是一個非常重要的工作。
[0003] 最近，現有技術提出了一系列新型的設計方法(例如娃片后調節）被用來解決芯片 波動的問題，W維持目前集成電路尺寸不斷縮小的步伐。該些新型的設計方法經實踐顯示 非常有效，但反過來使得如今集成電路的復雜度不斷增加。該樣的現狀導致了在成品率估 計時必須要收集非常大量的隨機數據樣本，如；
[0004] 流片前驗證；需要運行布圖布線后仿真，而現今對于一個復雜電路的仿真是非常 耗時的；
[0005] 流片后測試；需要對實際娃片進行測試，來決定該芯片是"通過"還是"不通過"，實 踐顯示，該任務也并不簡單，只有對一小部分的娃片進行全面測試的成本才是可W接受的。
[0006] 為了解決該個與數據收集相關的問題，有研究采用貝葉斯模型混合法擬準確地估 計電路的統計參數(性能分布，成品率)。貝葉斯模型混合法借用了先驗信息巧日前仿真信 息)來準確地估計后驗的統計參數。該方法可W有效地減少在后驗階段進行驗證、測試的成 本。但是，傳統的貝葉斯模型混合法只能有效地處理連續分布的性能參數(例如數字電路的 延時，模擬放大器的增益等)。該是因為傳統的方法假設實際的性能分布是連續的，在許多 實際應用的場合，并不能通過測試一個娃片來準確得到關鍵路徑的延時；常常只能知道該 芯片是否滿足要求，還是不滿足，因此，傳統的貝葉斯模型混合法仍然不適用準確地估計電 路的統計參數。
[0007] 與本發明相關的現有技術有如下參考文獻：
[0008] [1]X. Li, J. LeandL. Pileggi, StatisticalPerformanceModelingandOptimizatio n, NowPublishers, 2007.
[0009] [2]SemiconductorIndustryAssociate, InternationalTechnology民oadmapfor Semiconductors，2011.
[0010] 口] A. Srivastava, S. Shah, K. Agarwal, D. Sylvester, D. BlaauwandS. Director, "A ccurateandefficientgate-levelparametricyieldestimationconsidering correlatedva riationsinleakagepowerandperformance, '，lEEEDAC, pp. 535-540.
[0011] [4]X. Li, J. Le, P. GopalakrishnanandL. Pileggi, "Asymptoticprobabilityextra ction fornonnormalperformancedistributions，'，lEEETrans. onCAD，vol. 26, no. 1，pp. 16 -37, Jan. 2007.
[001引 [5] P. Desrumaux, Y. Dupret, J. Tinglef t, S. Minehane, M. Redford, L. LatorreandP. Nouet, "Anefficientcontrolvariatesmethodforyieldestimationofanalog circuitsbasedonalocalmodel, '，lEEEICCAD, pp. 415-421，2012.
[0013] [6] S. Mitra, S. SeshiaandN. Nicolici, "Post-siliconvalidationopportunities ，challengesandrecentadvances，'，lEEEDAC，pp. 12-17, 2010.
[0014] [7]X. Li, "Post - sil i conperformancemode 1 ingand tun ingof analog/ mixed-signal circuitsviaBayesianmodelfusion, '，lEEEICCAD, pp. 551-552, 2012.
[0015] 巧]J. Rivers, M?加pta, J. Shin, P. KudvaandP. Bose, "Errortoleranceinserver classprocessors，'，lEEETrans. onCAD，vol. 30, no. 7, pp. 945-959, Jul. 2011.
[0016]巧]A. Tang, F. Hsiao, D. Mui^phy, I. Ku, J. Liu, S. Souza, N. Wang, H. Wu, Y. Wang, M. Tang, G. Virbila, M. Pham, D. Yang, Q. Gu, Y. Wu, Y. Kuan, C. Chien, M. Chang, "Alow-overheads elf-healingembeddedsystemforensuringhighyield andlong-termsustainabilityof60GH z4加/sradio-on-a-chip"，I邸EISSCC, pp. 316-318, 2012.
[0017] [10]B. Sadhu, M. Ferriss, A. Natarajan, S. Yaldiz, J. Plouchart, A. Rylyakov, A. Valdes-Garcia，B. Parker, A. Babakhani, S.民eynolds, X. Li, L. Pileggi,民.Har jani, J. TiernoandD. Friedman, "Alinearized, low-phase-noiseVC〇-based25GHzPLLwithautonomi cbiasing, " IE邸JSSC, vol. 48, no. 5, pp. 1138-1150, May. 2013.
[0018][11]P. G叫ta, Y. Agarwal, L. Dolecek, N. Dutt, R?加pta, R. Kumar, S. Mitra, A. Nicolau, T.民osing, M. Srivastava, S. SwansonandD. Sylvester, "Underdesigned andoppor tunisticcomputinginpresenceofh過rdw過rev過ri過bility，，，lEEETr過ns. onCAD，vol. 32, no. 1 ,pp. 8-23, Jan. 2013.
[0019] [12]X. Li, W. Zhang, F. Wang, S. SunandC. Gu, "Efficientparametricyield estimationofanalog/mixed-signalcircuitsviaBayesianmodelfusion,，，IEEE ICCAD，pp. 627-634, 2012.
[0020] [13] C. Gu, E. ChiproutandX. Li, "Efficientmomentestimationwithextremely small samplesizeviaBayesianinferenceforanalog/mixed-signalvalidation,，，IEEE DAC, 2013.
【發明內容】
[0021] 本發明的目的是為克服現有技術存在的缺陷，提供一種基于伯努利分布的貝葉斯 模型纔合法，用于纔合預測電路成品率。
[0022] 本方法通過結合在集成電路設計的不同階段的信息，加快對只具有"通過一不通 過"兩種狀態的電路的成品率估計過程。該方法為"通過一不通過"的輸出結果建立一個伯 努利模型，將先驗成品率設定為beta分布，并利用最大似然法確定beta分布中的超參數。 再使用該超參數，結合比較少量的后驗信息，估算出集成電路的成品率。該方法相比傳統的 蒙特-卡洛方法估計成品率，在達到同一精度的情況下，需要的后驗信息少了很多，能明顯 節省進行后仿真或者進行新一次測試的時間。
[0023] 本發明的方法可W有效地處理傳統方法所不能處理的仿真或測試產生二元輸出 時的情況；對于只具有"通過一不通過"兩種輸出狀態的測試情況，只需先驗的成品率和后 驗的成品率在一定范圍內接近，本發明在達到同樣精度的情況下能明顯減小所需要收集的 后驗數據點的數量，從而大大降低了驗證、測試的成本。
[0024]為了達到上述目的，本發明的技術方案是：一種基于伯努利分布的貝葉斯模型混 合估計成品率的方法（BMF-BD)，它可W用圖1描述，其步驟如下：
[00巧]步驟201 ;讀取前階段與后階段的數據，該些數據經過預先的處理，已經編碼為 "0- 1"的格式，0代表測試未通過，1代表測試通過；
[0026] 步驟202;得到的數據分為兩組；對于流片前仿真的應用情況，對應的是布局布線 前仿真(前階段）和布局布線后仿真(后階段)，對于流片后測試的應用，對應的是較早一批 的測試