地址Addr_2的數據與地址Addr_3的數據)執行串行處理，以及將數據追隨信號QS伴隨經串行處理后的讀取數據DQ_r2[0]、DQ_r2[l]、DQ_r3 [O]與DQ_r3[l]輸出到存儲器控制單元120 (經由數據傳輸路徑DQ)。
[0057]值得注意的是，控制電路116也可以直接參照輔助信號ACS的信號跳變來反轉數據追隨信號QS，并且據以輸出經串行處理后的欲讀取數據DQ_r2[0]、DQ_r2[l]、DQ_r3[0]與DQ_r3[l]。另外，在一設計變化中，控制電路116也可以采用不同于串行/解串的數據存取架構來實現一次尋址即可存取多筆數據的操作。由于本領域的技術人員經由閱讀圖1?圖3的相關說明之后，應可了解圖4所示的信號時序圖的相關細節，因此進一步的說明在此便不再贅述。
[0058]請連同圖1來參閱圖5，圖5是圖1所示的存儲器系統100在一數據寫入操作下的信號時序圖。與圖4所示的【具體實施方式】相似，存儲器裝置110可包含串行器/解串器118來提升存儲器裝置110的數據傳輸速率/帶寬，其中數據傳輸路徑MQ的數據總線寬度可以是數據傳輸路徑DQ的數據總線寬度的兩倍。在此【具體實施方式】中，存儲器控制單元120可依據一預定寫入速率來產生起始信號DQSI，而控制電路116便可依據起始信號DQSI將欲存取數據(寫入數據DQ_w2 [O]、DQ_w2[l]、DQ_w3 [O]與DQ_w3 [I])儲存到存儲器單元陣列114之中(即，地址Addr_2以及地址Addr_3)，其中于數據追隨信號QS的每一信號跳變(即，上升沿與下降沿)均可寫入欲存取數據。由于本領域的技術人員經由閱讀圖1?圖4的相關說明之后，應可了解圖5所示的信號時序圖的相關細節，因此進一步的說明在此便不再贅述。
[0059]值得注意的是，本發明所公開的存儲器系統/存儲器裝置并不限于操作于單筆或兩倍數據預取模式。本發明所公開的異步內存傳輸接口也可以適用于更多筆預取數據的存儲器架構，以進一步增加數據傳輸帶寬。只要將存儲器內部預取的多筆數據通過異步于系統時鐘的數據追隨信號驅動，并且依據一特定次序串行輸出到存儲器裝置外部接口，相關的設計變化均屬本發明的范疇。
[0060]另外，以上依據輔助信號來擷取地址信息及存取信號的實施方式僅供說明之需，并非用來作為本發明的限制。在一【具體實施方式】中，圖1所示的控制電路116可接收至少一(一個或多個)輔助信號，并且據以擷取地址信息ADD與存取信號CT。在地址信息ADD包含多個分段信息的情形下，控制電路116便可依據所述至少一輔助信號在不同的時間點擷取所述多個分段信息。舉例來說(但本發明不限于此)，地址信息ADD可包含N個分段信息(N是大于I的正整數)，因此，圖2所示的地址Addr_0可分為N個部份來擷取。在【具體實施方式】中，控制電路116可接收N個輔助信號，進而依據所述N個輔助信號之中的第一輔助信號在第一時間點擷取地址Addr_0之中第一部分的比特，依據所述N個輔助信號之中的第二輔助信號在第二時間點擷取地址Addr_0之中第二部分的比特，以此類推。值得注意的是，若地址信息ADD是以二段的方式來擷取(S卩，N等于2)，則控制電路116可以僅依據單一輔助信號來擷取地址信息ADD，舉例來說，地址信息ADD的第一分段信息可在所述單一輔助信號的上升沿來擷取，而地址信息ADD的第二分段信息可在所述單一輔助信號的下降沿來擷取。
[0061]在控制電路116依據所述至少一輔助信號于不同的時間點擷取地址信息ADD的所述多個分段信息的情形下，控制電路116還可依據所述至少一輔助信號來決定數據追隨信號QS的起始參考點數據。當至少一輔助信號包含多個輔助信號時，數據追隨信號QS的起始參考點可以是控制電路116完成接收所述多個分段信息與存取信號CT之后開始執行所述數據存取的時間點。
[0062]再者，用來擷取地址信息與存取信號的輔助信號也可由一行地址選通(rowaddress strobe, RAS)信號及 / 或一列地址選通(column address strobe，CAS)信號來實施，其中所述行地址選通信號可指示出行(或字線)的啟用狀態，而所述列地址選通信號可指示出列(或位線)的啟用狀態。因此，圖1所示的控制電路116便可在不同時間分別執行存儲器單元陣列114的列地址尋址與行地址尋址，而數據追隨信號QS的起始點可以是控制電路116對存儲器單元陣列114執行尋址與存取的時間點。
[0063]基于上述說明可知，本發明所公開的存儲器裝置的控制方法可簡單歸納如下:依據一地址信息與一存取信號以通過異步于系統時鐘的方式對所述存儲器裝置執行一數據存取；當所述存取信號指示一讀取操作時，依據一欲讀取數據自所述存儲器裝置內部讀取出來所經過的一存儲器內部讀取時間來產生一數據追隨信號；以及將所述數據追隨信號伴隨所述欲讀取數據輸出至所述存儲器裝置外部的一存儲器控制單元，以作為所述存儲器控制單元用來擷取所述欲讀取數據的一參考信號。由于本領域的技術人員經由閱讀圖1?圖5的相關說明之后，應可了解上述控制方法中每一步驟的操作細節，因此進一步的說明在此便不再贅述。
[0064]本發明所公開的內存控制方法也可以應用于具有同步接口的存儲器裝置。請參閱圖6，圖6是本發明存儲器系統的另一實施例的功能方塊示意圖。圖6所示的存儲器架構是基于圖1所示的存儲器架構，而兩者之間主要的差別在于圖6所示的存儲器系統600可包含一同步器(synchronizer) 630以實現存儲器裝置610與存儲器控制單元620之間的同步接口。在此實施例中，存儲器裝置610可包含一控制電路616以及圖1所示的存儲器單元陣列114。控制電路616可包含同步器630，而同步器630可包含圖1所示的串行器/解串器118，其中同步器630耦接到存儲器控制單元620，用以接收一時鐘信號CK (或其反相信號CK#;以虛線表示)，并且據以執行信號同步操作。請注意，將串行器/解串器118和同步器630分開設置也是可行的。舉例來說(但本發明不限于此)，在圖1所示的實施例中，可將圖6所示的同步器630 (不包含串行器/解串器118)設置于控制電路116與存儲器控制單元120之間。
[0065]請一并參閱圖6與圖7。圖7繪示了圖6所示的存儲器系統600在一數據讀取操作下的信號時序圖。由圖7可知，在控制電路616接收存取信號CT (包含寫入使能狀態WE#)并且經過一存儲器內部讀取時間之后，同步器630可將控制電路616所輸出的欲讀取數據DQ_x與數據追隨信號QS均同步于時鐘信號CK (或其反相信號CK#)，以及依據時鐘信號CK的一預定時鐘周期個數或一預定延遲來將同步于時鐘信號CK的欲讀取數據DQ_x與數據追隨信號QS (或其反相信號QS# ;以虛線表示)同步地輸出到存儲器控制單元620，其中圖7所示的“tAC”是時鐘觸發后的訪問時間(address access time from clock)。也就是說，在控制電路616接收存取信號CT并且經過一存儲器內部讀取時間之后，存儲器控制單元620可依據時鐘信號CK的一預定時鐘周期個數或一預定延遲來從存儲器裝置610內部同步地擷取欲讀取數據DQ_x，而欲讀取數據DQ_x與數據追隨信號QS均可同步于時鐘信號CK。
[0066]除了實現存儲器裝置的輸出端同步化，也可以利用時鐘信號來實現存儲器裝置的輸入端同步化。舉例來說(但本發明不限于此)，同步器630可接收一時鐘信號來實現輸入端同步化。在此實施例中，同步器630可將存取信號CT所指示的一存取命令(寫入使能狀態WE#)同步所述時鐘信號，以及將同步于輔助信號ACS的所述存取命令傳送到控制電路616。這樣，輸入到存儲器裝置610內部的所述存取命令便可同步于所述時鐘信號。
[0067]值得注意的是，以上存儲器裝置與存儲器控制單元之間的同步接口的實施方式僅供說明之需，并非用來作為本發明的限制。舉例來說，也可以將圖6所示的同步器630設置在控制電路616之中，以實現存儲器裝置與存儲器控制單元之間的同步接口。
[0068]存儲器裝置的輸入、輸出端的同步化也可以實施在數據寫入模式之中。請一并參閱圖6與圖8，圖8為圖6所示的存儲器系統600在一數據寫入操作下的信號時序圖。由圖8可知，同步器630可將寫入使能狀態WE# (存取命令)同步于輔助信號ACS (實施為時鐘信號)，以及將欲存取數據(寫入數據DQ_y[0]與DQ_y[l])與數據追隨信號QS同步于時鐘信號CK。由于本領域的技術人員經由閱讀圖1?圖7的相關說明之后，應可了解圖8所示的信號時序圖的相關細節，進一步的