一種基于半導體電路的抗單粒子效應驗證方法及系統的制作方法
【技術領域】
[0001] 本發明屬于半導體領域，尤其涉及一種基于半導體電路的抗單粒子效應驗證方法 及系統。
【背景技術】
[0002] 目前航天事業的迅速發展迫切需要高性能抗輻照的核心電子元器件，但是長期以 來，空間輻射導致器件和電路的性能明顯退化和失效，嚴重制約著電子產品的可靠性和壽 命，單粒子效應是航天應用主要面臨的輻射效應之一。
[0003] 在輻射環境中，當高能粒子入射器件后，沿粒子徑跡產生大量電子空穴對，并引起 耗盡區電場分離產生電荷，該電荷將會擴散到耗盡區，被有效的收集，從而形成瞬態電流。 同時，粒子穿過耗盡層時，注入的大量載流子使沿離子徑跡的電勢發生畸變，其等勢線沿著 離子徑跡向襯底形成漏斗勢，該效應稱為漏斗效應。漏斗區域內的載流子在漏斗電場的作 用下很快漂移到電極而被收集，使瞬間收集的電荷遠遠多于沉積在耗盡層的電荷。漏斗效 應消失后在濃度梯度的作用下電荷還會通過擴散機制進一步被收集。因此，漏斗效應拓展 了結電場，使之更深入襯底，即使距離結較遠的電荷也可以通過漂移機制有效收集，從而增 加了入射節點的電荷收集，最終導致明顯的瞬態電流。
[0004] 在高能粒子入射軌跡上發生電荷淀積（直接電離或間接電離）的過程中，如果芯 片敏感節點發生電荷收集，就會引發單粒子效應。若該敏感節點為存儲單元的節點，單粒 子能量足夠高，作用時間足夠長，則會引起存儲單元的單粒子翻轉。隨著集成電路工藝的 特征尺寸不斷縮小，尤其是進入到深亞微米工藝后，電路相應的節點電容減小，這意味著 更小能量的粒子也能引起存儲單元的單粒子翻轉，器件受單粒子翻轉瞬態（Single Event Transient，SET)影響不斷加劇，單粒子翻轉將引起存儲數據錯誤或電路狀態錯誤，影響后 續操作，從而導致整個系統錯誤或崩潰，造成嚴重的后果。
[0005] 然而，目前對于抗輻射器件的研制通常是通過試驗手段去驗證產品輻照性能的反 復過程，代價非常昂貴，而且一次反復的驗證周期很長，同時相應的輻照資源也非常緊缺， 嚴重影響了相關產品的驗證，不利于產品的快速應用。
【發明內容】
[0006] 本發明實施例的目的在于提供一種基于半導體電路的抗單粒子效應驗證方法，旨 在解決目前對于抗輻射器件驗證代價昂貴、周期長的問題。
[0007] 本發明實施例是這樣實現的，一種基于半導體電路的抗單粒子效應驗證方法，所 述方法包括下述步驟：
[0008] 根據工藝條件建立器件三維模型，所述器件三維模型包括P管三維模型和N管三 維模型；
[0009] 根據所述器件三維模型構建級聯CMOS電路，待測半導體電路作為所述級聯CMOS 電路的負載；
[0010] 對所述級聯CMOS電路加載重粒子模型，進行仿真生成仿真數據；
[0011] 根據所述仿真數據中的失效點確定所述待測半導體電路中的敏感節點；
[0012] 對所述級聯CMOS電路加載重粒子模型，進行單粒子瞬態分析，生成重粒子入射能 量與瞬態電流的對應關系；
[0013] 根據所述敏感節點和所述重粒子入射能量與瞬態電流的對應關系構建分段電流 模型；
[0014] 在所述分段電流模型中采集關鍵節點，以生成模型數據對照表；
[0015] 在仿真時調用所述模型數據對照表，構建分段線性電流源模型，以實現抗單粒子 效應驗證。
[0016] 本發明實施例的另一目的在于提供一種基于半導體電路的抗單粒子效應驗證系 統，所述系統包括：
[0017] 三維模型建立單元，用于根據工藝條件建立器件三維模型，所述器件三維模型包 括P管三維模型和N管三維模型；
[0018] 電路構建單元，用于根據所述器件三維模型構建級聯CMOS電路，待測半導體電路 作為所述級聯CMOS電路的負載；
[0019] 第一仿真單元，用于對所述級聯CMOS電路加載重粒子模型，進行仿真生成仿真數 據；
[0020] 失效分析單元，用于根據所述仿真數據中的失效點確定所述待測半導體電路中的 敏感節點；
[0021] 單粒子瞬態分析單元，用于對所述級聯CMOS電路加載重粒子模型，進行單粒子瞬 態分析，生成重粒子入射能量與瞬態電流的對應關系；
[0022] 分段電流模型構建單元，用于根據所述敏感節點和所述重粒子入射能量與瞬態電 流的對應關系構建分段電流模型；
[0023] 模型數據對照表生成單元，用于在所述分段電流模型中采集關鍵節點，以生成模 型數據對照表；
[0024] 調用單元，用于在仿真時調用所述模型數據對照表，構建分段線性電流源模型，以 實現抗單粒子效應驗證。
[0025] 本發明實施例通過對級聯CMOS電路加載重粒子模型后進行仿真，能夠準確定位 電路中的敏感節點，并通過對級聯CMOS電路進行單粒子瞬態分析，實現對電路的抗單粒子 效應能力的快速評估，進而完成電路加固優化設計，在保證產品抗輻照性能的同時，合理控 制芯片面積，從而可以有效減少人力和成本的消耗。
【附圖說明】
[0026] 圖1為本發明第一實施例提供的基于半導體電路的抗單粒子效應驗證方法的流 程圖；
[0027] 圖2為本發明實施例提供的深亞微米工藝下N管三維模型圖；
[0028] 圖3為本發明實施例提供的級聯CMOS電路結構圖；
[0029] 圖4為本發明實施例提供的級聯CMOS電路的效電路模型結構圖；
[0030] 圖5為本發明實施例提供的深亞微米工藝下，不同LET值對應瞬態電流的波形 圖；
[0031] 圖6為本發明實施例提供的瞬態電流分析圖；
[0032] 圖7為本發明第二實施例提供的基于半導體電路的抗單粒子效應驗證方法的流 程圖；
[0033] 圖8為本發明第三實施例提供的基于半導體電路的抗單粒子效應驗證方法的流 程圖；
[0034] 圖9為本發明一實施例提供的基于半導體電路的抗單粒子效應驗證系統的結構 圖；
[0035] 圖10為本發明一實施例提供的基于半導體電路的抗單粒子效應驗證系統的示例 結構圖。
【具體實施方式】
[0036] 為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對 本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并 不用于限定本發明。
[0037] 本發明實施例通過對級聯CMOS電路加載重粒子模型后進行仿真，能夠準確定位 電路中的敏感節點，并通過對級聯CMOS電路進行單粒子瞬態分析，實現對電路的抗單粒子 效應能力的快速評估，進而完成電路加固優化設計，在保證產品抗輻照性能的同時，合理控 制芯片面積。
[0038] 以下結合具體實施例對本發明的實現進行詳細描述：
[0039] 圖1示出了本發明第一實施例提供的基于半導體電路的抗單粒子效應驗證方法 的流程，為了便于說明，僅示出了與本發明相關的部分。
[0040] 作為本發明一實施例，該基于半導體電路的抗單粒子效應驗證方法包括下述步 驟：
[0041] 在步驟SlOl中，根據工藝條件建立器件三維模型，該器件三維模型包括P管三維 模型和N管三維模型；
[0042] 在本發明實施例中，根據工藝要求和工藝模型文件，結合器件工藝布局信息，使用 半導體工藝模擬以及器件模擬工具（Technology Computer Aided Design,TCAD)構建器件 模型，以深亞微米工藝為例，建立器件外部結構三維仿真視圖，參見圖2,仿真模擬的物理模 型選擇了 Philips統一遷移率模型、SRH復合模型（Shockley-Read-Hall，TCAD工具包中用 于構建和描述恒定載流子壽命的模型)、Auger復合模型(又稱俄歇復合模型，是電子與空穴 直接復合、而同時將能量交給另一個自由載流子的過程的模型)、速率飽和模型和禁帶變窄 模型。Philips統一遷移率模型可以精確模擬雙極器件中多子和少子的遷移率，SRH復合模 型和Auger復合模型可以很好模擬高電場下，電子和空穴濃度較高的情況。
[0043] 在步驟S102中，根據器件三維模型構建級聯CMOS電路，待測半導體電路作為級聯 CMOS電路的負載；
[0044] 作為本發明一優選實施例，該級聯CMOS電路參見圖3,包括：
[0045] P管三維模型pmosl、N管三維模型nmosl和負載3 ;
[0046] P管三維模型pmosl的源極連接電源電壓VDD，P管三維模型pmosl的漏極與N管 三維模型nmosl的漏極連接，P管三維模型pmosl的漏極還與負載連接，N管三