功耗控制電路及電器設備的制作方法

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本實用新型涉及功耗控制技術領域，具體涉及一種功耗控制電路及電器設備。

背景技術：

由于集成電路所要實現的功能越來越復雜，晶體管數量越來越多，芯片的電能消耗也隨之增大。但是在當今物聯網及便攜設備越來越普及的時代，電池體積要求越來越小，對設備的待機時間卻要求越來越長，故而要求芯片的功耗要盡可能的低，因此要求芯片在空閑的時候進入低功耗模式，以降低功耗。

在芯片進入低功耗模式后，需要相關的標志來記錄這樣一種狀態，當芯片退出低功耗模式時，芯片的CPU通過讀取該相關的標志以確定當前是由低功耗模式被喚醒的，之后可能需要進行某些操作。由于低功耗模式一般會將時鐘源也關掉，因此芯片要通過相關的復位才能被喚醒，但該復位信號不可以把先前的標志位也給復位掉。

技術實現要素：

基于上述現狀，本實用新型的主要目的在于提供一種功耗控制電路及電器設備，可以在芯片被復位喚醒及退出低功耗模式后，實現鎖存的低功耗模式標志不會被喚醒復位指令清除的目的。

為解決上述技術問題，本實用新型的技術方案提供了一種功耗控制電路，用于控制芯片的功耗，所述功耗控制電路包括：控制模塊、寫入模塊以及鎖存模塊；

所述控制模塊用于在接收到低功耗控制指令時執行關斷所述芯片的時鐘源的操作，使所述芯片進入低功耗模式，并在關斷所述芯片的時鐘源的同時執行向所述寫入模塊發送第一控制信號的操作以及在接收到喚醒復位指令時執行打開所述芯片的時鐘源的操作，使所述芯片退出低功耗模式；

所述寫入模塊用于在接收到所述第一控制信號時執行向所述鎖存模塊發送寫入信號的操作，使所述鎖存模塊寫入低功耗模式標志；

所述鎖存模塊用于在所述芯片處于低功耗模式時以及退出低功耗模式之后鎖存所述低功耗模式標志，當所述芯片退出低功耗模式時，所述芯片的中央處理器通過讀取所述鎖存模塊鎖存的所述低功耗模式標志確定當前所述芯片是由低功耗模式被喚醒的。

優選地，在所述芯片上電復位時，所述鎖存模塊執行對自身復位清零的操作。

優選地，所述控制模塊包括第一控制單元和第二控制單元；

所述第一控制單元用于在接收到所述低功耗控制指令時執行向所述第二控制單元發送第二控制信號、向所述寫入模塊發送所述第一控制信號的操作以及在接收到所述喚醒復位指令時執行向所述第二控制單元發送第三控制信號的操作；

所述第二控制單元用于在接收到所述第二控制信號時執行關斷所述芯片的時鐘源的操作，使所述芯片進入低功耗模式，以及在接收到所述第三控制信號時執行打開所述芯片的時鐘源的操作，使所述芯片退出低功耗模式。

優選地，在所述芯片上電復位時，所述第一控制單元執行向所述第二控制單元發送第四控制信號的操作，以使所述第二控制單元打開所述時鐘源。

優選地，所述第一控制單元包括第一D觸發器、第一反相器和第二反相器；

所述第一D觸發器的Q端分別與所述第一反相器的輸入端、所述第二反相器的輸入端相連，所述第一D觸發器的CP端通過所述第二控制單元與所述芯片的時鐘源相連，以使所述第一D觸發器在所述第二控制單元的控制下接收所述芯片的時鐘源的時鐘信號，所述第一D觸發器的D端用于接收所述低功耗控制指令，所述第一D觸發器的CLR端用于接收所述喚醒復位指令；

所述第一反向器的輸出端與所述第二控制單元相連，所述第一反向器的輸出端用于向所述第二控制單元發送所述第二控制信號和所述第三控制信號；

所述第二反相器的輸出端與所述寫入模塊相連，所述第二反相器的輸出端用于向所述寫入模塊發送所述第一控制信號。

優選地，所述第二控制單元包括時鐘門控；

所述時鐘門控的使能端與所述第一控制單元相連，所述時鐘門控的使能端用于接收所述第一控制單元發送的所述第二控制信號和所述第三控制信號，所述時鐘門控的輸入端連接所述芯片的時鐘源，所述時鐘門控的輸出端根據所述時鐘門控的使能端所接收的信號輸出所述芯片的時鐘源的時鐘信號。

優選地，所述寫入模塊包括第二D觸發器和第三D觸發器；

所述第二D觸發器的CP端和所述第三D觸發器的CP端均通過所述第二控制單元與所述芯片的時鐘源相連，以使所述第二D觸發器和所述第三D觸發器在所述第二控制單元的控制下接收所述芯片的時鐘源的時鐘信號；

所述第二D觸發器的CLR端、所述第三D觸發器的CLR端與所述第一控制單元相連，所述第二D觸發器的CLR端和所述第三D觸發器的CLR端用于接收所述第一控制單元發送的所述第一控制信號；

所述第二D觸發器的Q端與所述第三D觸發器的D端相連；

所述第三D觸發器的Q端與所述鎖存模塊相連，所述第三D觸發器的Q端用于向所述鎖存模塊發送所述寫入信號。

優選地，所述鎖存模塊包括第四D觸發器；

所述第四D觸發器的CP端通過所述第二控制單元與所述芯片的時鐘源相連，以使所述第四D觸發器在所述第二控制單元的控制下接收所述芯片的時鐘源的時鐘信號，所述第四D觸發器的SET端連接所述寫入模塊，所述第四D觸發器的SET端用于接收所述寫入模塊發送的所述寫入信號，所述第四D觸發器的Q端用于連接所述芯片的中央處理器。

優選地，還包括：清除模塊，所述清除模塊用于在所述芯片退出低功耗模式之后，在接收到所述芯片的中央處理器發送的清除指令時執行向所述鎖存模塊發送清除信號的操作，以清除所述鎖存模塊鎖存的所述低功耗模式標志。

優選地，所述清除模塊包括與門和第三反向器，所述與門的一輸入端與所述第三反向器的輸出端相連，所述第三反向器的輸入端用于接收所述芯片的中央處理器發送的所述清除指令，所述與門的輸出端用于向所述鎖存模塊發送所述清除信號。

為解決上述技術問題，本實用新型還提供了一種電器設備，包括上述的功耗控制電路。

本實用新型提供的功耗控制電路，可以實現在接收到低功耗控制指令時關斷芯片的時鐘源，使該芯片進入低功耗模式，并且在后續芯片被復位喚醒及退出低功耗模式后，可以實現鎖存的低功耗模式標志不會被喚醒復位指令清除的目的。

附圖說明

以下將參照附圖對根據本實用新型的進行描述。圖中：

圖1是本實用新型實施方式提供的一種功耗控制電路的結構示意圖；

圖2是本實用新型實施方式提供的另一種功耗控制電路的結構示意圖；

圖3是本實用新型實施方式提供的所述功耗控制電路的一優選的具體實施例的電路結構示意圖。

具體實施方式

下面結合附圖和實施例，對本實用新型的具體實施方式作進一步詳細描述。以下實施例用于說明本實用新型，但不用來限制本實用新型的范圍。

參見圖1，圖1是本實用新型實施方式提供的一種功耗控制電路的示意圖，該功耗控制電路用于控制芯片的功耗，該功耗控制電路包括控制模塊100、寫入模塊200以及鎖存模塊300；

所述控制模塊100用于在接收到低功耗控制指令時執行關斷所述芯片的時鐘源的操作，使所述芯片進入低功耗模式，并在關斷所述芯片的時鐘源的同時執行向所述寫入模塊200發送第一控制信號的操作以及在接收到喚醒復位指令時執行打開所述芯片的時鐘源的操作，使所述芯片退出低功耗模式，例如，該低功耗控制指令可以為該芯片的中央處理器發出的指令，該喚醒復位指令可以為外部電路發出的指令；

所述寫入模塊200用于在接收到所述第一控制信號時執行向所述鎖存模塊發送寫入信號的操作，使所述鎖存模塊寫入低功耗模式標志；

所述鎖存模塊300用于在所述芯片處于低功耗模式時以及退出低功耗模式之后鎖存所述低功耗模式標志，當所述芯片退出低功耗模式時，所述芯片的中央處理器通過讀取所述鎖存模塊鎖存的所述低功耗模式標志確定當前所述芯片是由低功耗模式被喚醒的。

本實用新型實施方式提供的功耗控制電路，可以實現在接收到低功耗控制指令時關斷芯片的時鐘源，使該芯片進入低功耗模式，并且在后續芯片被復位喚醒及退出低功耗模式后，可以實現鎖存的低功耗模式標志不會被喚醒復位指令清除的目的。

其中，對于上述的功耗控制電路，在所述芯片上電復位時，所述鎖存模塊執行對自身復位清零的操作。

優選地，本實用新型實施方式提供的功耗控制電路還可以包括清除模塊，所述清除模塊用于在所述芯片退出低功耗模式之后，在接收到所述芯片的中央處理器發送的清除指令時執行向所述鎖存模塊發送清除信號的操作，以清除所述鎖存模塊鎖存的所述低功耗模式標志。通過該清除模塊可以實現該低功耗模式標志能夠被芯片的中央處理器主動清除。

參見圖2，圖2是本實用新型實施方式提供的另一種功耗控制電路的示意圖，該功耗控制電路用于控制芯片的功耗，該功耗控制電路包括控制模塊100、寫入模塊200、鎖存模塊300以及清除模塊400；

其中，所述控制模塊100包括第一控制單元110和第二控制單元120；

所述第一控制單元110用于在接收到低功耗控制指令時執行向所述第二控制單元120發送第二控制信號、向所述寫入模塊200發送所述第一控制信號的操作以及在接收到所述喚醒復位指令時執行向所述第二控制單元120發送第三控制信號的操作，例如，該低功耗控制指令可以為該芯片的中央處理器發出的指令，該喚醒復位指令可以為外部電路發出的指令；

所述第二控制單元120用于在接收到所述第二控制信號時執行關斷所述芯片的時鐘源的操作，使所述芯片進入低功耗模式，以及在接收到所述第三控制信號時執行打開所述芯片的時鐘源的操作，使所述芯片退出低功耗模式。

此外，在所述芯片上電復位時，所述第一控制單元110執行向所述第二控制單元120發送第四控制信號的操作，以使所述第二控制單元打開所述時鐘源。

所述寫入模塊200用于在接收到所述第一控制信號時執行向所述鎖存模塊發送寫入信號的操作，使所述鎖存模塊寫入低功耗模式標志；

所述鎖存模塊300用于在所述芯片處于低功耗模式時以及退出低功耗模式之后鎖存所述低功耗模式標志，當所述芯片退出低功耗模式時，所述芯片的中央處理器通過讀取所述鎖存模塊鎖存的所述低功耗模式標志確定當前所述芯片是由低功耗模式被喚醒的，此外，在所述芯片上電復位時，所述鎖存模塊執行對自身復位清零的操作；

所述清除模塊400用于在所述芯片退出低功耗模式之后，在接收到所述芯片的中央處理器發送的清除指令時執行向所述鎖存模塊發送清除信號的操作，以清除所述鎖存模塊鎖存的所述低功耗模式標志。

本實用新型實施方式提供的功耗控制電路，可以實現在接收到低功耗控制指令時關斷芯片的時鐘源，使該芯片進入低功耗模式，并且在后續芯片被復位喚醒及退出低功耗模式后，可以實現鎖存的低功耗模式標志不會被喚醒復位指令清除的目的，而且該低功耗模式標志能夠被芯片的中央處理器主動清除。

參見圖3，圖3是本實用新型實施方式提供的功耗控制電路的一優選的具體實施例的電路結構示意圖，該功耗控制電路用于控制芯片的功耗，該功耗控制電路包括第一控制單元110、第二控制單元120、寫入模塊200、鎖存模塊300以及清除模塊400。

如圖3所示，第一控制單元110可以包括第一D觸發器D1、第一反相器A1和第二反相器A2。

其中，第一D觸發器D1的Q端分別與第一反相器A1的輸入端、第二反相器A2的輸入端相連，第一D觸發器D1的CP端通過第二控制單元120與芯片的時鐘源(Clock source)相連，以使第一D觸發器在第二控制單元120的控制下接收該芯片的時鐘源的時鐘信號，通過第一D觸發器D1的D端可以接收該芯片的中央處理器(CPU)發送的低功耗控制指令，通過第一D觸發器D1的CLR端可以接收外部電路發送的喚醒復位指令，該第一D觸發器D1是使芯片進入低功耗模式的使能位(DEEP_STOP_EN)所在的D觸發器。

第一反向器A1的輸出端與第二控制單元120相連，通過第一反向器A1的輸出端可以向第二控制單元120發送第二控制信號和第三控制信號。

第二反相器A2的輸出端與寫入模塊200相連，通過第二反相器A2的輸出端可以向寫入模塊200發送第一控制信號。

如圖3所示，第二控制單元120可以包括時鐘門控A3。

時鐘門控A3的使能端E與第一控制單元110相連，通過時鐘門控A3的使能E端可以接收第一控制單元100發送的第二控制信號和第三控制信號。具體地，如圖2所示，時鐘門控A3的使能端E與第一反向器A1相連，通過第一反向器A1對DEEP_STOP_EN進行取反，以控制A3的使能端E。時鐘門控A3的輸入端CK連接該芯片的時鐘源(Clock source)，時鐘門控A3的輸出端GCK根據時鐘門控A3的使能端E所接收的信號輸出芯片的時鐘源的時鐘信號(FCLK)。即，FCLK是受DEEP_STOP_EN控制的時鐘，當DEEP_STOP_EN為1(即高電平)時，使能端E為0(即低電平)時，會關斷FCLK，輸出端GCK不輸出FCLK，當DEEP_STOP_EN為0(即低電平)時，使能端E為1(即高電平)，輸出端GCK輸出FCLK。

其中，寫入模塊200可以采用異步發生和同步撤離電路，如圖3所示，寫入模塊200包括兩個D觸發器，分別為第二D觸發器D2和第三D觸發器D3；

第二D觸發器D2的CP端和第三D觸發器D3的CP端均通過第二控制單元120與芯片的時鐘源相連，以使第二D觸發器D2和第三D觸發器D3在第二控制單元120的控制下接收該芯片的時鐘源的時鐘信號。具體地，如圖3所示，第二D觸發器D2的CP端和第三D觸發器D3的CP端均連接到時鐘門控A3的輸出端GCK端。

第二D觸發器D2的CLR端、第三D觸發器D3的CLR端與第一控制單元110相連，通過第二D觸發器D2的CLR端和第三D觸發器D3的CLR端可以接收第一控制單元110發送的第一控制信號。具體地，如圖2所示，第二D觸發器D2的CLR端、第三D觸發器D3的CLR端連接到第二反相器A2的輸出端，從而第二反相器A2的輸出端向寫入模塊200發送第一控制信號。

進一步地，第二D觸發器D2的Q端與第三D觸發器D3的D端相連。

以及進一步地，第三D觸發器D3的Q端與鎖存模塊300相連，通過第三D觸發器D3的Q端可以向鎖存模塊300發送寫入信號。

當DEEP_STOP_EN為1時(即高電平時)，通過第二反向器A2對第二D觸發器D2和第三D觸發器D3進行復位，對于該異步發生和同步撤離電路，經由CLR(D2/D3)的異步發生源使Q(D3)同時變為低電平，但會延遲兩個時鐘周期后同步撤離。

如圖3所示，鎖存模塊300優選包括第四D觸發器D4。

第四D觸發器D4的CP端通過第二控制單元120與芯片的時鐘源相連，具體地，例如連接到時鐘門控A3的輸出端GCK端，以使第四D觸發器D4在第二控制單元120的控制下接收芯片的時鐘源的時鐘信號。第四D觸發器D4的SET端連接寫入模塊200，通過第四D觸發器D4的SET端可以接收寫入模塊200發送的寫入信號，具體地，例如連接到第三D觸發器D3的Q端。通過第四D觸發器D4的Q端可以連接該芯片的中央處理器，使該芯片的中央處理器能夠讀取到該鎖存模塊鎖存的信息，例如低功耗模式標志PENDING。此外，第四D觸發器D4的D端連接清除模塊400，通過第四D觸發器D4的D端可以接收清除模塊400發送的清除信號。

清除模塊400優選包括與門A4和第三反向器A5。與門A4的一輸入端與第三反向器A5的輸出端相連，與門A4的另一輸入端的電平高低隨鎖存模塊鎖存的信息變化而發生變化，例如，與門A4的另一輸入端可以連接第四D觸發器D4的Q端。通過第三反向器A5的輸入端可以接收該芯片的中央處理器發送的清除指令，通過與門A4的輸出端可以向鎖存模塊300發送清除信號，具體地，與門A4的輸出端與第四D觸發器D4的D端相連；

對于上述的清除模塊，通過第三反向器A5可以對芯片的中央處理器的有效操作信號進行取反，通過與門A4可以使芯片的中央處理器能夠清掉第四D觸發器D4的低功耗模式標志(PENDING)，同時在芯片的中央處理器不對第四D觸發器D4進行操作時，第四D觸發器D4可以鎖存住低功耗模式標志(PENDING)，以使得該芯片的中央處理器能夠讀取到該鎖存模塊鎖存的信息，例如低功耗模式標志PENDING。

對于上述的功耗控制電路，第一D觸發器D1、第二D觸發器D2、第三D觸發器D3、第四D觸發器D4均可以為上升沿觸發的D觸發器，每一個D觸發器的SET和CLR端均以低電平為有效信號，Q端的信號與端的信號為互補信號；

以下詳細描述如圖3所示的功耗控制電路的工作過程：

1、在芯片上電時執行上電復位操作。此時，外部電路向第一D觸發器D1的CLR端發送的信號WP_RSTJ以及向第四D觸發器D4的CLR端發送的信號MST_RSTJ均為有效信號。對于第一D觸發器D1，當其CLR端接收的信號WP_RSTJ為有效信號時，其Q端輸出被清0，即DEEP_STOP_EN為0，第一反相器A1輸出1(即上述的第四控制信號)。從而使時鐘門控A3打開芯片的時鐘源，其輸出端GCK輸出FCLK。對于第四D觸發器D4，當其CLR端接收的信號MST_RSTJ為有效信號時，其Q端輸出被清0(即執行對自身復位清零的操作)。

另外，在上電復位過程中，由于DEEP_STOP_EN為0，第二D觸發器D2和第三D觸發器D3的CLR端無效，故第二D觸發器D2和第三D觸發器D3的Q端輸出電平不可確定。但在經過兩個FCLK周期后第三D觸發器D3的Q端輸出必為1，由于D觸發器的CLR信號比SET信號的優先級高，故而對于第四D觸發器D4，在復位過程中即便CLR信號及SET信號同時有效，但CLR信號優先級高，因此其Q端輸出仍為0，即芯片上電復位完成后，PENDING為0，DEEP_STOP_EN為0。這時芯片正常工作，時鐘門控A3會一直輸出FCLK。

2、當第一D觸發器的D端接收到芯片的中央處理器(CPU)發送的低功耗控制指令時，即該CPU輸出的信號CPU set pulse為有效信號時，該CPU將第一D觸發器D1置位，即其Q＝1,此時DEEP_STOP_EN＝1。第一反相器A1的輸出端向時鐘門控A3的使能端E輸出0(即上述的第二控制信號)。時鐘門控A3的使能端E在接收該信號后關斷芯片的時鐘源，停止輸出FCLK，時鐘樹和邏輯門都會處于靜止狀態，此時芯片處于低功耗模式。

同時，由于DEEP_STOP_EN為1，第二反向器A3的輸出端向第二D觸發器D2的CLR端和第三D觸發器D3的CLR端輸出0(即上述的第一控制信號)，第二D觸發器D2、第三D觸發器D3會被復位。此時第三D觸發器D3的Q端向第四D觸發器D4的SET端輸出0(即上述的寫入信號)，第四D觸發器D4被其SET信號置位成1，即PENDING＝1，從而在第四D觸發器D4寫入低功耗模式標志。

3、當第一D觸發器D1的CLR端接收到外部電路發送的喚醒復位指令時，例如，外部電路會在WP_RSTJ上產生一個寬度至少為1個FCLK周期的低電平信號。這個低電平信號會復位第一D觸發器D1，即其Q端輸出0。此時DEEP_STOP_EN＝0，第一反相器A1的輸出端向時鐘門控A3的使能端E輸出1(即上述的第三控制信號)，時鐘門控A3的使能端E在接收該信號后打開芯片的時鐘源，開始輸出FCLK，使芯片退出低功耗模式。

同時，第二D觸發器D2和第三D觸發器D3的復位信號將會撤去，第三D觸發器D3在經過兩個FCLK周期后，其Q端輸出1，第四D觸發器D4的置位端SET變為無效。

在此期間，MST_RSTJ一直處于高電平，第四D觸發器D4中所鎖存的高電平輸出(PENDING＝1)會一直存在，也不會因為第四D觸發器D4的置位端SET變為無效而改變。該PENDING標志用于記錄芯片先前是處于低功耗模式，該標志會被芯片的中央處理器讀取及進行程序恢復運行后的相關處理。

4、當第三反相器的輸入端接收到芯片的中央處理器發送的清除指令時，即芯片的中央處理器輸出的信號CPU clear pulse為有效信號時，與門A4的輸出端向第四D觸發器D4的D端輸出0(即上述的清除信號)，第四D觸發器D4的Q端會被鎖存為0，即低功耗模式標志(PENDING標志)被清掉。

其中，對于上述的功耗控制電路，信號WP_RSTJ及信號MST_RSTJ是經過FCLK同步的復位信號，且均是低電平有效，且當MST_RSTJ有效時，WP_RSTJ同時有效，但當WP_RSTJ有效時，MST_RSTJ不受其影響。信號CPU set pulse及信號CPU clear pulse均是工作于FCLK時鐘域，它們有效時均是產生一個FCLK周期的高電平脈沖。

本實用新型實施方式提供的功耗控制電路，可以實現在接收到低功耗控制指令時關斷芯片的時鐘源，使該芯片進入低功耗模式，并且在后續芯片被復位喚醒及退出低功耗模式后，可以實現鎖存的低功耗模式標志不會被喚醒復位指令清除的目的，而且該低功耗模式標志能夠被芯片的中央處理器主動清除，此外，該功耗控制電路的邏輯消耗較低，電路結構簡單可靠。

此外，本實用新型實施方式還提供了一種電器設備，包括上述的功耗控制電路。

此外，本實用新型實施方式還提供了一種功耗控制方法，可以用于上述的功耗控制電路，該方法包括：

S1：控制模塊在接收到低功耗控制指令時執行關斷芯片的時鐘源的操作，使所述芯片進入低功耗模式，并在關斷所述芯片的時鐘源的同時執行向寫入模塊發送第一控制信號的操作，所述寫入模塊在接收到所述第一控制信號時執行向鎖存模塊發送寫入信號的操作，使所述鎖存模塊寫入低功耗模式標志并鎖存；

S2：所述控制模塊在接收到喚醒復位指令時執行打開所述芯片的時鐘源的操作，使所述芯片退出低功耗模式，其中，所述鎖存模塊在所述芯片處于低功耗模式時以及退出低功耗模式之后鎖存所述低功耗模式標志，當所述芯片退出低功耗模式時，所述芯片的中央處理器通過讀取所述鎖存模塊鎖存的所述低功耗模式標志確定當前所述芯片是由低功耗模式被喚醒的。

優選地，在步驟S1之前還包括：

在所述芯片上電復位時，所述鎖存模塊執行對自身復位清零的操作。

優選地，步驟S1包括：

S11：第一控制單元在接收到所述低功耗控制指令時執行向第二控制單元發送第二控制信號、向所述寫入模塊發送所述第一控制信號的操作；

S12：所述第二控制單元在接收到所述第二控制信號時執行關斷所述芯片的時鐘源的操作，使所述芯片進入低功耗模式，所述寫入模塊在接收到所述第一控制信號時執行向所述鎖存模塊發送寫入信號的操作，使所述鎖存模塊寫入低功耗模式標志并鎖存。

優選地，步驟S2包括：

S21：所述第一控制單元在接收到所述喚醒復位指令時執行向所述第二控制單元發送第三控制信號的操作；

S22：所述第二控制單元在接收到所述第三控制信號時執行打開所述芯片的時鐘源的操作，使所述芯片退出低功耗模式。

優選地，在步驟S1之前還包括：

在所述芯片上電復位時，所述第一控制單元執行向所述第二控制單元發送第四控制信號的操作，以使所述第二控制單元打開所述時鐘源。

優選地，在步驟S2之后還包括：

在所述芯片退出低功耗模式之后，清除模塊在接收到所述芯片的中央處理器發送的清除指令時執行向所述鎖存模塊發送清除信號的操作，以清除所述鎖存模塊鎖存的所述低功耗模式標志。