用于教學實驗的計算機中央處理器的制作方法

本實用新型涉及計算機組成原理教學實驗技術(shù)領(lǐng)域，尤其涉及一種用于教學實驗的計算機中央處理器。

背景技術(shù)：

目前國內(nèi)的計算機硬件課程實驗呈現(xiàn)出實驗平臺分散化的特點，各個課程采用了各自獨立的實驗平臺。各種平臺的集成度還比較低，大量使用小規(guī)模集成電路，所采用的可編程器件多為小規(guī)模的GAL，學生實驗還要用很多外部飛線，系統(tǒng)的靈活性非常小。國際部分知名高校的硬件課程比較集中，實驗平臺統(tǒng)一，很多采用了基于大規(guī)?？删幊唐骷膶嶒炂脚_來完成實驗。在這些方面，國內(nèi)的實驗和實驗平臺還有較大差距。

中央處理器（CPU，CentralProcessingUnit）是一塊超大規(guī)模的集成電路，是一臺計算機的運算核心（Core）和控制核心（ControlUnit）。它的功能主要是解釋計算機指令以及處理計算機軟件中的數(shù)據(jù)。

CPU從存儲器或高速緩沖存儲器中取出指令，放入指令寄存器，并對指令譯碼。它把指令分解成一系列的微操作，然后發(fā)出各種控制命令，執(zhí)行微操作系列，從而完成一條指令的執(zhí)行。指令是計算機規(guī)定執(zhí)行操作的類型和操作數(shù)的基本命令。指令是由一個字節(jié)或者多個字節(jié)組成，其中包括操作碼字段、一個或多個有關(guān)操作數(shù)地址的字段以及一些表征機器狀態(tài)的狀態(tài)字以及特征碼。有的指令中也直接包含操作數(shù)本身。

由此可見，對于中央處理器組成的理解和掌握是學好《計算機組成原理》的關(guān)鍵所在，而現(xiàn)有的實驗平臺所提供的中央處理器實驗?zāi)K調(diào)試困難，學生很難自主完成調(diào)試，因此，開發(fā)設(shè)計一種簡單易行的用于實驗的中央處理器結(jié)構(gòu)是本領(lǐng)域急需解決的問題。

技術(shù)實現(xiàn)要素：

本實用新型所要解決的技術(shù)問題是提供一種用于教學實驗的計算機中央處理器，通過設(shè)計一套簡單的8位中央處理器進行實驗調(diào)試，解決現(xiàn)有中央處理器實驗?zāi)K調(diào)試困難的問題。

為解決上述技術(shù)問題，本實用新型所采取的技術(shù)方案是：一種用于教學實驗的計算機中央處理器，包括控制器、運算器和總線，運算器包括算術(shù)邏輯單元ALU、通用寄存器GR、程序狀態(tài)寄存器PSW和算術(shù)邏輯單元輸入端的選擇器，所述控制器包括程序計數(shù)器PC、指令寄存器IR、地址寄存器MAR、數(shù)據(jù)寄存器MDR、指令譯碼器、時序系統(tǒng)和組合邏輯信號發(fā)生器，所述總線包括地址總線AB、數(shù)據(jù)總線AD和控制總線CB，所述總線用于連接主存儲器與CPU，程序計數(shù)器PC用于指出下條指令在主存儲器中的存放地址，指令寄存器IR用于保存當前正在執(zhí)行的一條指令的代碼，地址寄存器MAR用來存放當前CPU訪問內(nèi)存單元的地址，數(shù)據(jù)寄存器MDR用于暫存由內(nèi)存儲器中讀出或?qū)懭雰?nèi)存的指令或數(shù)據(jù)，指令譯碼器用于分別對操作碼字段、尋址方式字段、地址字段進行譯碼，并向控制器提供操作的特定信號，時序系統(tǒng)用于產(chǎn)生時序信號節(jié)拍周期信號，所述組合邏輯信號發(fā)生器用于根據(jù)指令寄存器IR的指令和程序狀態(tài)寄存器PSW中的狀態(tài)信息以及節(jié)拍產(chǎn)生控制計算機系統(tǒng)的信號。

采用上述技術(shù)方案所產(chǎn)生的有益效果在于：通過既有電路模塊之間的組合形成中央處理器的控制器和運算器，并通過總線實現(xiàn)控制器與運算器、中央處理器與內(nèi)存、中央處理器與主存儲器及計算機其他部分之間的通信，而且本實用新型的所涉及的中央處理器為開放式結(jié)構(gòu)，在進行教學實驗過程中可以根據(jù)不同需求進行個性化定義，方便實用，簡單易行，而且指令系統(tǒng)和指令格式更加簡單，便于調(diào)試，方便學生進行計算機硬件實驗。

附圖說明

圖1是本實用新型的原理框圖。

具體實施方式

下面結(jié)合本實用新型實施例中的附圖，對本實用新型實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型的一部分實施例，而不是全部的實施例。基于本實用新型中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護的范圍。

在下面的描述中闡述了很多具體細節(jié)以便于充分理解本實用新型，但是本實用新型還可以采用其他不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本實用新型內(nèi)涵的情況下做類似推廣，因此本實用新型不受下面公開的具體實施例的限制。

如圖1所示，本實用新型公開了一種用于教學實驗的計算機中央處理器，其特征在于：包括控制器、運算器和總線，運算器包括算術(shù)邏輯單元ALU、通用寄存器GR、程序狀態(tài)寄存器PSW和算術(shù)邏輯單元輸入端的選擇器，所述控制器包括程序計數(shù)器PC、指令寄存器IR、地址寄存器MAR、數(shù)據(jù)寄存器MDR、指令譯碼器、時序系統(tǒng)和組合邏輯信號發(fā)生器，所述總線包括地址總線AB、數(shù)據(jù)總線AD和控制總線CB，所述總線用于連接主存儲器與CPU，程序計數(shù)器PC用于指出下條指令在主存儲器中的存放地址，指令寄存器IR用于保存當前正在執(zhí)行的一條指令的代碼，地址寄存器MAR用來存放當前CPU訪問內(nèi)存單元的地址，數(shù)據(jù)寄存器MDR用于暫存由內(nèi)存儲器中讀出或?qū)懭雰?nèi)存的指令或數(shù)據(jù)，指令譯碼器用于分別對操作碼字段、尋址方式字段、地址字段進行譯碼，并向控制器提供操作的特定信號，時序系統(tǒng)用于產(chǎn)生時序信號節(jié)拍周期信號，所述組合邏輯信號發(fā)生器用于根據(jù)指令寄存器IR的指令和程序狀態(tài)寄存器PSW中的狀態(tài)信息以及節(jié)拍產(chǎn)生控制計算機系統(tǒng)的信號。

通過既有電路模塊之間的組合形成中央處理器的控制器和運算器，并通過總線實現(xiàn)控制器與運算器、中央處理器與內(nèi)存、中央處理器與主存儲器及計算機其他部分之間的通信，而且本實用新型的所涉及的中央處理器為開放式結(jié)構(gòu)，在進行教學實驗過程中可以根據(jù)不同需求進行個性化定義，方便實用，簡單易行，而且指令系統(tǒng)和指令格式更加簡單，便于調(diào)試，方便學生進行計算機硬件實驗。