一種圖形化顯示時鐘結構及時序相關性的方法與流程

本發明涉及電子設計自動化EDA技術領域，特別是涉及一種圖形化顯示時鐘結構及時序相關性的方法。

背景技術：

超大規模集成電路的后端物理設計越來越依賴于電子設計自動化EDA工具的輔助。時鐘信號控制著電路中所有同步單元的工作；超高速、低功耗、高性能的集成電路發展對時鐘系統提出了更高的設計要求，已經成為了芯片成功投片生產的關鍵。通常一個時鐘結構包括時鐘定義點、組合邏輯單元（例如與門/或門單元）、門控時鐘單元（例如ICG單元），同步單元（例如觸發器單元）、分頻器單元等。

當前深亞微米條件下的時鐘系統會非常龐大：時鐘數目越來越多，每個時鐘都包括有各自的門控邏輯和數以萬計的同步單元，同步單元之間的時序關系也十分復雜。面對如此一個龐雜的時鐘系統，如何簡單明了的顯示時鐘結構，如何突出表達時鐘特點，并且如何將時鐘信息和時序信息相結合，顯示同步單元之間的時序關聯關系，便于前端工程師和后端工程師溝通交流，并且指導時鐘樹綜合工具進行有效的綜合成為了業界關注的焦點問題。

發明專利CN103425804A已經公開了一種圖形化顯示時鐘結構的方法。該方法在一個圖形窗口內顯示時鐘系統的整體結構，通過模塊化和符號化的處理，過濾掉次要信息，對主要結構特征進行抓取，結合時序信息和邏輯層次，清晰展現時鐘系統內部結構。

然而，目前市場上已有一些EDA工具進行時鐘系統的分析與顯示，但是都存在著一些缺陷和使用上的不方便，例如：無法同時顯示時鐘結構和時序特性；對于大型時鐘系統，顯示的細節過多而喪失了可讀性；和用戶的交互性較差，無法對現有時鐘系統進行有效性、正確性檢查。

技術實現要素：

為了解決現有技術存在的不足，本發明的目的在于提供一種圖形化顯示時鐘結構及時序相關性的方法，通過模塊化及符號化的處理，可以過濾掉次要信息，對特征信息進行抓取，清晰地展現時鐘結構，并且可以通過同步單元的時序分析結果，利用連線方式高亮顯示模塊之間的時序相關性聯系。

為實現上述目的，本發明提供的圖形化顯示時鐘結構及時序相關性的方法，包括以下步驟：

1）讀取記錄有時鐘結構圖所需信息文件，打開經過抽象化模塊封裝的時鐘結構圖。

2）對模塊進行時序相關性分析，將分析結果顯示在圖形窗口中。

進一步地，所述步驟1）所述的信息文件，包括，設計電路的單元庫文件，記錄電路連接關系的網表文件，定義時鐘和時延約束的文件。

進一步地，步驟1）所述時鐘結構圖， 是對時鐘電路中具有相同連接關系的同步單元、門控時鐘單元、相同類型的組合邏輯單元、分頻器單元都進行了抽象化封裝，以模塊方式顯示。

進一步地，步驟1）所述時鐘結構圖，其不同類型模塊由不同特定顏色顯示。

進一步地，步驟2）所述對模塊進行時序相關性分析，進一步包括以下步驟：

找到使用者選擇的模塊內的同步單元，及所有和該模塊內同步單元具有時序關系的其它同步單元、所屬模塊，用Flyline的連線方式進行標注；

用兩種不同的顏色區分數據發送單元所在模塊和數據接收單元所在模塊，并高亮顯示在圖形窗口中；

根據時序連接的數目以及連接數占模塊內單元總數的比例調整時鐘樹；

獲得時序相關性分析結果。

更進一步地，步驟2）所述將分析結果顯示在圖形窗口中，是將分析結果以連線形式顯示在圖形窗口中，高亮顯示與模塊內的同步單元有時序關系的單元或模塊。

本發明在電子設計自動化EDA技術領域中提供圖形化顯示時鐘結構及時序相關性的方法，通過模塊化及符號化的處理以及同步單元的時序分析結果并且利用連線方式高亮顯示模塊之間的時序相關性聯系，可以清晰的展示復雜時鐘系統的結構，有效地分析同步單元之間的時序相關性，輔助時鐘樹綜合工具以提高綜合質量，從而縮短芯片設計制造周期，提高設計效率。

本發明的其它特征和優點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發明而了解。

附圖說明

附圖用來提供對本發明的進一步理解，并且構成說明書的一部分，并與本發明的實施例一起，用于解釋本發明，并不構成對本發明的限制。在附圖中：

圖1為根據本發明的圖形化顯示時鐘結構及時序相關性的方法流程圖；

圖2為根據本發明的圖形化顯示時鐘結構及時序相關性示意圖；

圖3為根據本發明的同步單元的抽象化模塊封裝示意圖；

圖4為根據本發明的門控時鐘單元的抽象化模塊封裝示意圖；

圖5為根據本發明的組合邏輯單元的抽象化模塊封裝示意圖；

圖6為根據本發明的分頻器單元的抽象化模塊封裝示意圖。

具體實施方式

以下結合附圖對本發明的優選實施例進行說明，應當理解，此處所描述的優選實施例僅用于說明和解釋本發明，并不用于限定本發明。

圖1為根據本發明的圖形化顯示時鐘結構及時序相關性的方法流程圖，下面將參考圖1，對本發明的圖形化顯示時鐘結構及時序相關性的方法進行詳細描述。

首先，在步驟101，讀取記錄有時鐘結構圖所需信息的文件。其中，包括設計電路的單元庫文件（例如timing lib格式），記錄電路連接關系的網表文件（例如verilog格式），定義時鐘和時延約束的文件（例如sdc格式）。

在步驟102，根據步驟101讀取的文件，打開經過抽象化模塊封裝的時鐘結構圖。圖2為根據本發明的圖形化顯示時鐘結構及時序相關性示意圖，如圖2所示，經過抽象化模塊封裝之后的時鐘結構，時鐘網絡中同一條線網（或同一個模塊輸出的同一組線網）上的同步單元、門控時鐘單元、同類型組合邏輯單元、分頻器單元被分別封裝到F/G/C/N等各類模塊當中。其中，為了便于區分，上述不同類型模塊可由不同顏色顯示。

圖3為根據本發明的同步單元的抽象化模塊封裝示意圖，圖4為根據本發明的門控時鐘單元的抽象化模塊封裝示意圖，圖5為根據本發明的組合邏輯單元的抽象化模塊封裝示意圖，圖6為根據本發明的分頻器單元的抽象化模塊封裝示意圖，如圖3-6所示，圖3至圖6示出了同步單元F模塊、門控時鐘單元G模塊、組合邏輯單元C模塊，以及分頻器單元N模塊的封裝方法結構，其中，根據同一模塊的多條輸出線網可被認作為具有相同的連接關系，同一模塊輸出的同一組線網上的單元都會進行抽象化封裝。如圖3所示，門控時鐘單元G模塊包含有三個ICG單元，每個ICG單元后連接了32個同步單元，因此所連接的96個同步單元可被封裝進一個同步單元F模塊，即FF_96。

時鐘結構經過抽象化模塊封裝之后，顯示窗口內的信息量得到了大大縮減，但仍可以清晰有效的展示該時鐘的組成單元和主體連接關系。如果使用者想進一步了解模塊內的具體內容，可以雙擊鼠標進入到模塊內部，圖形窗口會顯示模塊內部的單元連接情況。

在步驟103，接受使用者以鼠標點擊的方式選擇的一個模塊，包括同步單元模塊、門控時鐘單元模塊或分頻器單元模塊，并且在使用者通過右鍵菜單選擇后開始進行時序相關性分析。在步驟104，找到該模塊內的同步單元，并找到所有和該模塊內同步單元具有時序關系的其它同步單元及所屬模塊，并用Flyline的連線方式進行標注，獲得時序相關性分析結果。為了區分時序路徑的方向（數據發送或者數據接收），用兩種不同的顏色區分數據發送單元所在模塊和數據接收單元所在模塊，并高亮顯示在圖形窗口中。使用者可以根據時序連接的數目以及連接數占模塊內單元總數的比例調整時鐘樹綜合的策略。例如，“ratio:1/100”表示模塊內共用100個同步單元，其中有1個同步單元與所選擇的模塊有時序相關性的聯系。如果對于模塊之間僅存在少數時序連接的情況，可以進行時鐘的再分組，或者設置excluded時鐘約束等，避免時鐘樹綜合插入過多冗余的緩沖器單元。

在步驟104，時序相關性分析之后，將分析結果以連線形式顯示在圖形窗口中，并且高亮顯示與該模塊內的同步單元有時序關系的單元或模塊。

為了區分時序路徑的方向（數據發送或者數據接收），用兩種不同的顏色區分數據發送單元所在模塊和數據接收單元所在模塊。

還提供了清除高亮顯示的功能，使用者對于不重要或者不關心的模塊時序相關性聯系，可以選擇取消高亮顯示。

為了便于在復雜的時鐘系統結構進行查找定位，時鐘顯示窗口還支持對模塊、線網、單元、管腳等按照關鍵字查詢功能。高亮顯示的時序相關性連線可以方便的進行擦除或隱藏，并不會影響時鐘結構的主體組成部分顯示。

本發明的圖形化顯示時鐘結構及時序相關性的方法，通過模塊化及符號化的處理以及同步單元的時序分析結果并且利用連線方式高亮顯示模塊之間的時序相關性聯系，可以清晰的展示復雜時鐘系統的結構，有效地分析同步單元之間的時序相關性，輔助時鐘樹綜合工具以提高綜合質量，從而縮短芯片設計制造周期，提高設計效率。

本領域普通技術人員可以理解：以上所述僅為本發明的優選實施例而已，并不用于限制本發明，盡管參照前述實施例對本發明進行了詳細的說明，對于本領域的技術人員來說，其依然可以對前述各實施例記載的技術方案進行修改，或者對其中部分技術特征進行等同替換。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。