用于分析互連工藝變化的方法與流程

本發明實施例是有關于一種用于分析互連工藝變化的方法。

背景技術：

在集成電路(integratedcircuit；ic)的批量制作期間，半導體制造過程中的工藝變化會影響所得ic芯片的操作效能(performance)。另外，由于半導體制造工藝朝向越來越小的特征大小(例如28納米以及以下)，ic的互連結構中的寄生電阻電容(resistance-capacitance；rc)元件對所得ic芯片的操作具有增大效果。工藝變化以及寄生rc元件可負面地影響產率，以及所得ic芯片的效能以及信賴度(reliability)。ic芯片設計者使用計算機模擬以考慮工藝變化及工藝所產生的寄生rc元件。

技術實現要素：

本發明提供用于分析互連工藝變化的方法。ic的互連結構中的寄生rc元件的第一描述由至少一個處理器產生。第一描述描述分別在典型工藝拐角以及外圍工藝拐角處的寄生rc元件。從第一描述在外圍工藝拐角處由至少一個處理器產生靈敏度值。靈敏度值分別量化寄生rc元件對工藝變化的靈敏程度。靈敏度值通過至少一個處理器合并到以工藝變化參數的函數來描述rc元件的rc元件的第二描述中。通過至少一個處理器通過反復地模擬具有工藝變化參數的不同值的第二描述來對第二描述執行模擬。

附圖說明

圖1說明用于分析集成電路(ic)的互連結構中的工藝變化以及寄生電阻電容(rc)元件的系統數據流程圖。

圖2說明用于分析ic的互連結構中的工藝變化以及寄生rc元件的方法流程圖。

圖3a說明適用于圖2的方法的ic布局的實例橫截面圖。

圖3b說明其中已經添加寄生rc元件的圖3a的線路后端(backendofline；beol)實例的橫截面圖。

圖4說明用于對寄生電阻元件執行靈敏度提取的方法的實例流程圖。

圖5a到圖5d說明根據圖4的方法的一些實施例的提取以及操縱。

圖6說明用于對寄生電容元件執行靈敏度提取的方法的一些實施例的流程圖。

圖7a到圖7i說明根據圖6的方法的一些實施例的提取以及操縱。

圖8說明用于分析ic的互連結構中的工藝變化以及寄生rc元件的基于處理器的系統的一些實施例的框圖。

具體實施方式

本發明提供用于實施本發明的不同特征的許多不同實施例或實例。下文描述組件和布置的特定實例以簡化本揭露。當然，這些組件和布置僅為實例且并不意欲為限制性的。例如，在以下描述中，第一特征在第二特征上方或上的形成可以包含第一特征和第二特征直接接觸形成的實施例，且還可包含額外特征可以在第一特征與第二特征之間形成使得第一特征與第二特征可不直接接觸的實施例。另外，本揭露可能在各個實例中重復參考數字和/或字母。此重復是出于簡化和清楚的目的，且本身并不指定所論述的各種實施例和/或配置之間的關系。

此外，為了易于描述，可使用例如“在…下方”、“在…下”、“下部”、“在…上”、“上部”及其類似者的空間相關術語，以描述如圖中所說明的一個元件或特征相對于另一元件或特征的關系。除圖式中所描繪的定向之外，空間相對術語意圖涵蓋在使用或操作中的裝置的不同定向。裝置可以其它方式定向(旋轉90度或處于其它定向)，且本文中所使用的與空間相關的對描述詞同樣可相應地進行解釋。

用于集成電路(ic)的設計工藝包括電路示意圖的設計、電路示意圖的ic布局的設計以及電路示意圖以及ic布局符合或超過預定標準的驗證。通常，驗證使用計算機模擬來驗證ic工藝變化的耐受性，以及ic的互連結構中的寄生電阻電容(rc)元件。未經計算機模擬驗證可導致低產率，和/或ic的批量制作期間的不良執行和/或不可靠的ic芯片。

用于驗證ic對工藝變化以及寄生rc元件具有耐受性的一個方法使用蒙特卡羅(montecarlo；mc)模擬。mc模擬使互連結構的三維尺寸(例如，寬度、高度以及厚度)變化以產生新互連結構。隨后使用對應rc技術文件對新互連結構執行rc提取以產生rc網表，且使用rc網表執行模擬以預測ic的效能。然而，此方法為計算密集型，且取決于大量rc技術文件。

用于驗證ic對工藝變化以及寄生rc元件具有耐受性的另一方法在工藝拐角處使用模擬。在工藝拐角處使用拐角rc技術文件對ic的互連結構執行rc提取以產生拐角rc網表。此外，對拐角rc網表執行模擬以預測工藝拐角處的ic的效能。然而，此方法使個別拐角rc網表的寄生rc元件移位到同一工藝拐角，不考慮層間消除(inter-layercancellation)，且產生ic效能的過度悲觀觀點。

用于驗證ic對工藝變化以及寄生rc元件具有耐受性的又一方法是使用互連結構以及寄生rc元件中的導電層的物理參數(例如，寬度、高度以及厚度)之間的統計關系。使用表示此關系的統計rc技術文件對互連結構執行rc提取以產生統計rc網表。隨后執行使物理參數變化且根據變化的物理參數模擬統計rc網表的mc模擬以預測ic的效能。然而，此方法為計算密集型且精確性較差。

本申請涉及用于分析工藝變化以及寄生rc元件的方法以及對應系統。在一些實施例中，產生用于ic的互連結構的拐角rc網表。通過研究中的半導體制造工藝的工藝拐角處的拐角rc網表產生rc提取。使用拐角rc網表對互連結構的導電層分組且逐群組地確定靈敏度值。靈敏度描述(即，量化)互連結構中的寄生rc元件對不同工藝拐角以及不同群組處的工藝變化的靈敏程度。靈敏度合并到靈敏度rc網表中且通過使群組的工藝拐角變化與群組的工藝變化對靈敏度網表執行mc模擬。

有利的是，本申請的方法以及系統能精確地預測ic的操作。此外，方法以及系統有利地考慮層間消除，且有利地提供預測出最好以及最差情況的結果。更多地，工藝變化以及工藝拐角可有利地在導電層的群組之間變化。

參考圖1，提供用于分析ic的互連結構中的工藝變化以及寄生rc元件的系統的一些實施例的數據流圖100。如所說明，rc提取工具102經配置以對ic的布局104執行rc提取，從而形成拐角rc網表106。ic布局104描述ic的幾何圖形，且拐角rc網表106描述分別在工藝拐角處的ic的互連結構中的寄生rc元件。工藝拐角對應于用于研究中的半導體工藝的工藝變化的外圍情況(例如，極值)以及半導體工藝的典型(例如，均值)工藝變化。

使用拐角rc技術文件108對ic布局104執行rc提取。拐角rc技術文件108描述通過半導體制造工藝形成于各別工藝拐角處的互連結構的幾何結構。此外，拐角rc技術文件108描述各別互連結構中的寄生rc元件。在一些實施例中，在rc提取期間，通過使在ic的互連結構中發現的幾何圖案與在拐角rc技術文件108的互連結構中發現的對應幾何圖案匹配來從拐角rc技術文件108提取寄生rc元件。

靈敏度提取工具110經配置以對拐角rc網表106執行靈敏度提取，從而產生包含靈敏度值的靈敏度rc網表112。對于不同工藝拐角，靈敏度值描述ic的互連結構中的寄生rc元件對半導體制造工藝的工藝變化的靈敏程度。靈敏度rc網表112合并靈敏度值以定義寄生rc元件作為工藝拐角以及工藝變化的函數。在靈敏度提取期間，分別計算用于ic的互連結構中的導電層和/或用于導電層群組的靈敏度值，且接著將每層或群組合并到靈敏度rc網表112中。

在一些實施例中，靈敏度提取工具110經進一步配置以將mc網表114并入到靈敏度rc網表112中。mc網表114定義靈敏度rc網表112的參數，例如用于導電層或導電層群組中的每一者的工藝拐角以及工藝變化參數。

模擬工具116經配置以隨機產生靈敏度網表中的參數(例如，工藝拐角以及工藝變化參數)與向量值(即，mc樣本)。根據mc網表114中的參數的各別定義且(在一些實施例中)根據參數的已知機率分布產生mc樣本。使用mc樣本，模擬工具116經配置以對個別mc樣本執行計算機模擬，從而預測mc樣本處的ic的效能。此外，在一些實施例中，模擬工具116經配置以對拐角rc網表執行模擬，從而預測工藝拐角處的ic的效能。可隨后分析結果118以分析ic對ic的互連結構中的工藝變化以及寄生rc元件是否具有耐受性。

有利的是，系統能精確地預測ic的操作。此外，系統有利地考慮層間消除，以及有利地提供預測出最好以及最差情況的結果。更多地，工藝變化以及工藝拐角可有利地在導電層或導電層群組之間變化。

rc提取工具102、靈敏度提取工具110、模擬工具116或前述工具102、110、116的任何組合可實施在硬件、軟件或兩者的組合中。舉例來說，工具102、110、116可包括微控制器、處理器、專用集成電路(application-specificintegratedcircuit；asic)或實施各別功能性的類似者。作為另一實例，工具102、110、116可包括經配置以執行軟件，從而執行工具102、110、116的各別功能性的存儲器(例如閃存)、存儲軟件以及一個或大于一個處理器(例如微處理器)。此外，拐角rc技術文件108、拐角rc網表106、靈敏度rc網表112、mc網表114、模擬結果118或前述數據的任何組合可存儲在存儲器(例如閃存、隨機存取存儲器(ram))或類似者上。

參考圖2，流程圖200描述用于分析ic的互連結構中的工藝變化以及寄生rc元件的方法的一些實施例。在一些實施例中，通過圖1的系統執行方法。

如所說明，在202處產生用于ic的布局的拐角rc網表。拐角rc網表描述分別在工藝拐角處的ic的互連結構中的寄生rc元件。此外，在一些實施例中，拐角rc網表描述結點層、結點位置、片段寬度以及工藝拐角處的通孔區域信息。工藝拐角對應于用于研究中的半導體制造工藝的工藝變化的外圍情況(例如，極值)以及半導體制造工藝的典型(例如，均值)工藝變化。寄生rc元件包括對應于ic的互連結構中的導電特征(例如金屬線)的寄生電阻元件。此外，寄生rc元件包括ic的互連結構中的導電特征與接地之間以及鄰近導電特征之間的寄生電容元件。

在一些實施例中，拐角rc網表包括個別工藝拐角處的五個rc網表。工藝拐角包括典型工藝拐角以及外圍工藝拐角。典型工藝拐角可(例如)對應于在ic的互連結構中實現典型或標稱凈電阻以及典型或標稱凈電容的工藝變化。外圍工藝拐角包括cbest工藝拐角、cworst工藝拐角、rcbest工藝拐角以及rcworst工藝拐角。cbest工藝拐角可(例如)對應于在ic的互連結構中實現最小凈電容以及最大凈電阻的工藝變化。cworst工藝拐角可(例如)對應于在ic的互連結構中實現最大凈電容以及最小凈電阻的工藝變化。rcbest工藝拐角可(例如)對應于在ic的互連結構中實現凈電阻與凈電容乘積的最小值工藝變化。rcworst工藝拐角可(例如)對應于在ic的互連結構中實現凈電阻與凈電容乘積的最大值工藝變化。

為產生拐角rc網表，使用用于工藝拐角的拐角rc技術文件執行rc提取。拐角rc技術文件描述通過半導體制造工藝在各別工藝拐角處形成的互連結構(例如，五或九層互連結構)的幾何結構。此外，拐角rc技術文件描述各別互連結構中的寄生rc元件。在一些實施例中，在工藝拐角的rc提取期間，ic的互連結構劃分成幾何輪廓或圖案。ic的幾何輪廓或圖案與用于工藝拐角的拐角rc技術文件中的對應幾何輪廓或圖案匹配。此外，匹配的幾何輪廓或圖案的寄生rc元件從拐角rc技術文件提取出且應用于ic中的對應幾何輪廓或圖案。

在一些實施例中，互連結構的導電層在204處分組。舉例來說，線路中間(middleofline；mol)區域和/或線路前端(frontendofline；feol)的導電層可分組到通用群組中，線路后端(beol)區域的第一金屬層可為其自身的群組，且beol區域的后續金屬層通過緊接位于金屬層下的各別通孔層分組。

此后，在206處提取互連結構中的每一導電層或每一導電層群組的靈敏度值。靈敏度值描述ic的互連結構中的寄生rc元件對個別工藝拐角處的工藝變化的靈敏程度。下文更詳細地論述，用于導電層或導電層群組的靈敏度提取包括關于導電層或群組中的寄生rc元件的電阻以及電容值的數值分析。數值分析將電阻以及電容值分解為對應于靈敏度值的組件(例如，線性不相關組件)。數值分析包括(例如)主成分分析(principalcomponentanalysis；pca)以及奇異值分解(singularvaluedecomposition；svd)。

靈敏度值在208處合并到靈敏度rc網表中。對于每一導電層或群組，靈敏度rc網表描述導電層或群組的寄生rc元件作為工藝拐角的函數以及工藝變化的函數。此外，在一些實施例中，對于每一導電層或群組，靈敏度rc網表進一步描述作為電阻變化和/或電容變化的函數的寄生rc元件。電阻以及電容變化識別各別導電層和/或群組中的寄生rc元件的變化，且因此表示導電層或群組內的局部變化。在合并靈敏度值中，典型工藝拐角(例如，具有典型或均值工藝變化)的工藝拐角處的拐角rc網表中的一者用作基線且靈敏度值以及參數用于定義來自對應基線值的補償。

在210處，對靈敏度rc網表執行mc模擬。隨機產生用于靈敏度網表中的參數的向量值。根據mc網表中的參數的各別定義且(在一些實施例中)根據參數的已知機率分布產生mc樣本。參數包含導電層和/或群組中的每一者的工藝拐角參數以及工藝變化參數。工藝拐角參數識別各別導電層和/或群組的工藝拐角，且工藝變化參數識別用于各別導電層和/或群組的半導體制造工藝的工藝變化。在一些實施例中，參數進一步包含導電層和/或群組中的每一者的電阻變化參數和/或電容變化參數。電阻以及電容變化參數分別識別各別導電層和/或分組中的寄生電阻元件以及寄生電容元件的工藝變化，且因此表示局部(即，層內)工藝變化。

用mc樣本的值填入靈敏度rc網表的參數且對經填入靈敏度rc網表執行計算機模擬，以預測mc樣本處的ic的效能。此外，在一些實施例中，在212處，另外對拐角rc網表執行計算機模擬，以預測工藝拐角處的ic的效能。計算機模擬可(例如)用于預測通過互連結構的信號傳播和/或穿越互連結構的信號的定時延遲。此外，可使用(例如)具有集成電路計算機模擬(simulationprogramwithintegratedcircuitemphasis；spice)的執行模擬程序。

在214處接著分析計算機模擬的結果以評定ic是否耐受ic的互連結構中的工藝變化和/或寄生rc元件。在一些實施例中，分析包括計算產率(即，符合預定標準的mc樣本的百分比)。在其它實施例中，分析包括使用穿越互連結構的信號的定時延遲通過觸發器檢查故障。在又其它實施例中，分析包括識別實現最好以及最差結果的工藝拐角。

盡管在本文中將所揭露的方法(例如通過流程圖200所描述的方法)說明以及描述為一系列行為或事件，但應了解，此等行為或事件的所示次序在某種意義上未做解釋。舉例來說，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時出現。此外，并非需要所有所說明的動作來實施本文中的描述的一或多個方面或實施例，且可在一個或大于一個單獨動作及/或階段中執行本文中所描繪的動作中的一者或大于一者。

參考圖3a，提供ic布局的一些實施例的橫截面圖300a。ic布局可(例如)對應于圖1的ic布局104，且/或可用于圖2的方法內。如所說明，ic布局包括feol區域302。feol區域302包括半導體襯底304，其中電子裝置306布置在半導體襯底304的上部側上。電子裝置306可為(例如)晶體管、電容器、二極管、存儲器單元或類似者。在一些實施例中，其中電子裝置306為晶體管，電子裝置306可包括柵極電極308，所述柵極電極布置在半導體襯底304上方且通過柵極電介質層310與所述半導體襯底間隔開。此外，電子裝置306可包括布置在柵極電極308的相對側上的一個或大于一個間隔物312以及布置在分別地在相對側上的半導體襯底304中的源極/漏極區域314。

互連結構316布置在feol區域302上方。互連結構316包括mol區域318以及布置在mol區域318上方的beol區域320。mol區域318包括覆蓋電子裝置306的接觸蝕刻終止層322、布置在接觸蝕刻終止層322上方的mol層間介電(interlayerdielectric；ild)層324以及延伸穿過molild層324以及接觸蝕刻終止層322到電子裝置306的端子的接觸件326。beol區域320包括堆疊在beolild層330內且通過延伸穿過beolild層330的通孔332互連的導電層328。導電層328包括導電特征334，例如金屬線以及結合墊。在一些實施例中，beol區域320包括9個第一金屬(例如鋁銅或銅)導電層以及一個第二金屬(例如鋁)最頂端導電層。

在圖1以及圖2的靈敏度提取期間，mol區域318的導電層以及(在一些實施例中)feol區域302可定義單一群組。此外，beol區域320的每一導電層328以及緊接導電層328下方的對應通孔332可定義群組。舉例來說，最頂端導電層以及緊接最頂端導電層下方的通孔可定義群組。作為另一實例，第一導電層以及緊接第一傳導層下方的通孔可定義第二群組。

參考圖3b，提供圖3a的beol區域320的一些實施例的橫截面圖300b。橫截面圖300b相對于橫截面圖300a經縮放且省略beolild層330以及通孔332。如所說明，beol區域320中的兩個導電特征336、338用對應寄生rc元件(例如寄生電阻元件340、342以及寄生電容元件344、346)標注。第一導電特征336包括第一寄生電阻元件340且與其與其它導電特征之間的第一寄生電容元件344相關聯。類似地，第二導電特征338包括第二寄生電阻元件342且與其與其它導電特征之間的第二寄生電容元件346相關聯。

參考圖4，提供用于提取拐角rc網表中的寄生電阻元件的靈敏度值的方法的一些實施例的流程圖400。方法可(例如)在圖1的系統和/或圖2的方法內執行。如所說明，在402處，在外圍(例如，極值)工藝變化的工藝拐角處的寄生電阻元件的電阻值通過減去普通工藝變化的工藝拐角處的對應電阻值而歸一化。舉例來說，在cworst、cbest、rcworst以及rcbest工藝拐角處的電阻值通過減去典型工藝拐角處的對應電阻值而歸一化。從對應工藝拐角處的拐角rc網表獲得電阻值。

在402處已歸一化電阻值，在404處，歸一化電阻值轉化(例如，分解)為對應靈敏度值。靈敏度值描述對應電阻值對各別工藝拐角處的工藝變化的靈敏程度。在一些實施例中，對拐角rc網表的互連結構中的每一導電特征(例如每一金屬線)單獨執行轉化。此外，在一些實施例中，使用pca或svd執行轉化，使得靈敏度值可(例如)對應于歸一化電阻值到線性不相關尺寸的坐標系的轉化。

盡管在本文中將所揭露的方法(例如通過流程圖400所描述的方法)說明以及描述為一系列行為或事件，但應了解，此等行為或事件的所示次序在某種意義上未做解釋。舉例來說，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時出現。此外，并非需要所有所說明的動作來實施本文中的描述的一或多個方面或實施例，且可在一個或大于一個單獨動作及/或階段中執行本文中所描繪的動作中的一者或大于一者。

參考圖5a到圖5d，提供一系列示例500a到500d以說明用于ic的互連結構中的單一導電特征的圖4的方法的一些實施例。圖5a到圖5c是用以說明圖4的402，且圖5d是用以說明圖4的404。盡管圖5a到圖5d是關于方法的描述，但應了解圖5a到圖5d不限于所述方法，但實情為它們可單獨存在。類似地，盡管所述方法是相對于圖5a到圖5d描述，但應了解所述方法不限于圖5a到圖5d，但實情為它們可單獨存在。

如通過圖5a(例如，對應于圖4的402)所說明，提供導電特征502(例如，金屬線)的一些實施例的俯視圖500a。導電特征502包括一個或大于一個片段(即，區域)504、506、508，各自包括一寄生電阻元件510、512、514。舉例來說，導電特征502可包括：第一片段504，其具有第一電阻值r1的第一寄生電阻元件510；第二片段506，其具有第二電阻值r2的第二寄生電阻元件512；以及第三片段508，其具有第三電阻值r3的第三寄生電阻元件514。片段504、506、508在拐角rc技術文件的產生期間定義且在電流方向上端到端布置。在一些實施例中，通過導電特征502的方向和/或寬度變化劃定片段504、506、508。舉例來說，片段504、506、508可具有劃定504、506、508的各別寬度值w1、w2、w3。

如通過圖5b(例如，對應于圖4的402)所說明，不同工藝拐角處且用于圖5a的寄生電阻元件510、512、514的電阻值(例如r1,cbest)布置在矩陣516中。在一些實施例中，行對應于半導體制造工藝的工藝拐角且列對應于寄生電阻元件510、512、514的電阻值。此外，在一些實施例中，行對應于典型、cbest、cworst、rcbest以及rcworst工藝拐角。可從ic的拐角rc網表提取電阻值。

如通過圖5c(例如，對應于圖4的402)所說明，外圍工藝變化的工藝拐角處的電阻值(例如r1,cbest)通過減去典型工藝變化的工藝拐角處的對應電阻值(例如r1,典型)而歸一化。在一些實施例中，外圍工藝變化的工藝拐角包括cbest、cworst、rcbest以及rcworst工藝拐角。此外，在一些實施例中，使用矩陣減法計算歸一化電阻值。舉例來說，外圍工藝變化的工藝拐角處的電阻值布置在具有對應于工藝拐角的行以及對應于圖5a的寄生電阻元件510、512、514的列的第一矩陣518。此外，典型工藝變化的工藝拐角處的電阻值布置在具有與第一矩陣相同大小且具有對應于寄生電阻元件510、512、514的列的第二矩陣520。在這樣做時，典型工藝變化的工藝拐角處的電阻值重復用于第二矩陣520的每一行。在具有第一矩陣518以及第二矩陣520的情況下，從第一矩陣518逐元件減去第二矩陣520以形成歸一化電阻值(例如δr1,cbest)的第三矩陣522。

如通過圖5d(例如，對應于圖4的404)所說明，數值分析技術524應用于歸一化電阻值(例如δr1,cbest)以將歸一化電阻值分解為對應靈敏度值(例如δs1,cbest)。舉例來說，主成分分析(pca)或svd可應用于歸一化電阻值。靈敏度值描述歸一化電阻值對于工藝變化的靈敏程度，且可(例如)布置在具有對應于工藝拐角的行以及圖5a的對應寄生電阻元件510、512、514的列的矩陣526。

在靈敏度值的使用期間(例如，在mc模擬期間)，圖5a的寄生電阻元件510、512、514的電阻值可被計算為工藝拐角參數以及工藝變化參數的函數。工藝拐角參數識別外圍工藝變化的工藝拐角(例如，cbest工藝拐角)，且工藝變化參數識別工藝變化的程度。舉例來說，可使用工藝拐角參數的值為寄生電阻元件選擇靈敏度值(例如δs1,cbest)。所選靈敏度值隨后可乘以工藝變化參數或乘以工藝變化參數值的導數，且可從寄生電阻元件的典型值(例如r1,典型)減去上述乘積。導數可(例如)使用線性函數來計算，所述線性函數是返回所述導數作為工藝變化參數的函數。

參考圖6，提供用于提取拐角rc網表中的寄生電容元件的靈敏度值的方法的一些實施例的流程圖600。方法可(例如)在圖1的系統和/或圖2的方法內執行。如所說明，在602處，在外圍(例如，極值)工藝變化的工藝拐角處的寄生電容元件的電容值通過減去普通工藝變化的工藝拐角處的對應電容值而歸一化。從對應工藝拐角處的拐角rc網表獲得電容值。

此外，在604處，與寄生電容元件相關聯且在外圍工藝變化的工藝拐角處的片段的寬度值通過減去普通工藝變化的工藝拐角處的對應寬度值而歸一化。片段為ic的互連結構中的導電特征(例如金屬線)的區域且在拐角rc技術文件的產生期間定義。從對應工藝拐角處的拐角rc網表獲得寬度值。

在602以及604處已歸一化電容以及寬度值，在606處，電容耦合片段對之間的歸一化電容值解耦以用于外圍工藝變化的個別工藝拐角。每一電容耦合片段對包括犧牲者以及在犧牲者中引起噪音的侵入者。可從拐角rc網表提取電容耦合片段對的標示(即，犧牲者或侵入者)，且可對于不同對而不同(即，片段可在一個對中為犧牲者且在另一對中為侵入者)。解耦將歸一化電容值根據片段的歸一化寬度值而分配在對應對的電容耦合片段之間。舉例來說，對于一對的犧牲者，歸一化電容的值的一部分的犧牲者從犧牲者指配到與犧牲者的寬度值成反比的侵入者，且從侵入者延伸的電容值的一部分進一步指配到與犧牲者的寬度值成正比的犧牲者。逆向適用于所述對的侵入者。

在608處，解耦電容值轉化(例如，分解)為對應靈敏度值。靈敏度值描述對應解耦電容值對于工藝變化的靈敏程度。在一些實施例中，對每一電容耦合片段對單獨地執行轉化。此外，在一些實施例中，使用pca或svd執行轉化。

盡管在本文中將所揭露的方法(例如通過流程圖600所描述的方法)說明以及描述為一系列行為或事件，但應了解，此等行為或事件的所示次序在某種意義上未做解釋。舉例來說，除本文中所說明及/或所描述的動作或事件之外，一些動作可與其它動作或事件以不同次序及/或同時出現。此外，并非需要所有所說明的動作來實施本文中的描述的一或多個方面或實施例，且可在一個或大于一個單獨動作及/或階段中執行本文中所描繪的動作中的一者或大于一者。

參考圖7a到圖7i，提供一系列示例700a到700i以說明用于ic的互連結構中的單一電容耦合片段對的圖6的方法的一些實施例。呈現圖7a、圖7b以及圖7d以說明圖6的602，呈現圖7a、7c以及7e以說明圖6的604，呈現圖7f以及圖7g以說明圖6的606以及呈現圖7h以及圖7i以說明圖6的608。盡管圖7a到圖7i是關于方法的描述，但應了解圖7a到圖7i不限于所述方法，但實情為它們可單獨存在。類似地，盡管所述方法是相對于圖7a到圖7i描述，但應了解所述方法不限于圖7a到圖7i，但實情為它們可單獨存在。

如通過圖7a(例如，對應于圖6的602以及604)所說明，提供電容耦合片段對702的一些實施例的俯視圖700a。電容耦合片段對702包括侵入者704以及犧牲者706。侵入者704具有寬度值w1且犧牲者706具有寬度值w2。此外，侵入者704以及犧牲者706與具有電容值c1,1、c1,2、c2,1以及c2,2的寄生電容元件708、710、712相關聯。侵入者704以及犧牲者706可為較大導電特征(例如金屬線)的部分，且在拐角rc技術文件的產生期間定義。

如通過圖7b(例如，對應于圖6的602)所說明，不同工藝拐角處且用于圖7a的電容耦合片段對702的電容值布置在電容矩陣714中。在一些實施例中，每一行包括各別工藝拐角處的對702的電容值的向量。此外，在一些實施例中，行對應于典型、cbest、cworst、rcbest以及rcworst工藝拐角。可從ic的拐角rc網表提取電容值。

如通過圖7c(例如，對應于圖6的604)所說明，不同工藝拐角處且用于圖7a中的電容耦合片段對702的寬度值布置在寬度矩陣716中。在一些實施例中，每一行包括各別工藝拐角處的對702的寬度值的向量。此外，在一些實施例中，行對應于與電容矩陣相同的工藝拐角。可從ic的拐角rc網表提取寬度值。

如通過圖7d(例如，對應于圖6的602)所說明，外圍工藝變化的工藝拐角處的電容值(例如，c1,1,cbest)通過減去典型工藝變化的工藝拐角處的對應電容值(例如，c1,1,典型)而歸一化。在一些實施例中，極值工藝變化的工藝拐角包括cbest、cworst、rcbest以及rcworst工藝拐角。此外，在一些實施例中，使用矩陣減法計算歸一化電容值。舉例來說，計算具有外圍工藝變化的電容值的第一電容矩陣718與具有典型工藝變化的電容值的第二電容矩陣720之間的差以確定具有歸一化電容值(例如，δc1,1,cbest)的第三電容矩陣722。

如通過圖7e(例如，對應于圖6的604)所說明，外圍工藝變化的工藝拐角處的寬度值(例如，w1,cbest)通過減去典型工藝變化的工藝拐角處的對應寬度值(例如，w1,典型)而歸一化。舉例來說，計算具有外圍工藝變化的工藝拐角處的寬度值的第一寬度矩陣724與具有典型工藝變化的工藝拐角處的寬度值的第二寬度矩陣726之間的差以確定具有歸一化寬度值(例如，δw1,cbest)的第三寬度矩陣728。

如通過圖7f以及圖7g(例如，對應于圖6的606)所說明，由圖7a中的犧牲者706以及侵入者704共享的歸一化電容基于外圍工藝變化的工藝拐角的寬度值(一般由圖7f以及圖7g中的下標pc引用)而解耦(即，分離)。圖7f針對侵入者704的電容的解耦，且產生侵入者704的解耦電容值(例如，δc1,1,cbest,侵入者)的解耦矩陣730。圖7g針對犧牲者706的電容的解耦且產生犧牲者706的解耦電容值(例如，δc1,1,cbest,犧牲者)的解耦矩陣732。

如通過圖7h以及圖7i(例如，對應于圖6的608)所說明，圖7a中的侵入者704以及犧牲者706的解耦電容值分別地應用于數值分析技術734、736以將解耦電容值分解為對應靈敏度值(例如，δscbest,侵入者以及δscbest,犧牲者)。舉例來說，主成分分析(pca)或svd可應用于解耦矩陣730、732。靈敏度值描述解耦電容值對工藝變化的靈敏程度，且可(例如)布置在具有對應于工藝拐角的行的靈敏度矩陣738、740中。

在靈敏度值的使用期間(例如，在mc模擬期間)，可計算圖7a中的電容耦合片段對702的寄生電容元件708、710、712的電容值作為工藝拐角參數以及工藝變化參數的函數。舉例來說，可使用工藝拐角參數的值為對702選擇犧牲者/侵入者名稱以及靈敏度值(例如，δscbest,侵入者)。靈敏度值隨后可乘以各別寬度比，且可從寄生電阻元件的典型值(例如，c1,1,典型)減去上述乘積。寬度比對應于犧牲者以及侵入者寬度值相對于犧牲者以及侵入者的典型寬度值的比。此外，通過工藝變化參數的值的函描述寬度值的預定線性函數確定犧牲者以及侵入者寬度值。

參考圖8，提供用于分析ic的互連結構中的工藝變化以及寄生rc元件的基于工藝的系統的一些實施例的框圖800。前述方法(例如，圖2、圖4以及圖6的方法)可使用一或多個通用計算機或基于處理器的系統中的計算機程序代碼實施。如通過圖8所說明，基于處理器的系統為通用計算機平臺且可用于實施本文中所論述的工藝。基于處理器的系統可包含處理單元802，例如桌上型計算機、工作站、膝上型計算機或針對特定應用程序定制的專用單元。此外，基于處理器的系統可配備有顯示器804以及一個或大于一個輸入/輸出(input/output；i/o)裝置806，例如鼠標、鍵盤或打印機。

處理單元802可包含連接到總線818的中央處理單元(cpu)808、存儲器810、大容量存儲裝置812、視頻適配器814、i/o接口816。總線818可為任何類型的若干總線架構中的一者或大于一者，包含存儲器總線或存儲器控制器、外圍總線、視頻總線。cpu808可包含任何類型的電子數據處理器，且存儲器810可包含任何類型的系統存儲器，例如靜態隨機存取存儲器(staticrandomaccessmemory；sram)、動態隨機存儲器(dynamicrandomaccessmemory；dram)或只讀存儲器(read-onlymemory；rom)。大容量存儲裝置812可包含經配置以存儲數據、程序以及其它信息的任何類型的存儲裝置且經配置以形成可經由總線818可獲得的數據、程序以及其它信息。大容量存儲裝置812可包含(例如)硬盤驅動器、磁盤驅動器或光盤驅動器中的一者或大于一者。視頻適配器814以及i/o接口816提供接口以將外部裝置耦合到處理單元802。外部裝置的實例包含耦合到視頻適配器814的顯示器804以及耦合到i/o接口816的i/o裝置806(例如，鼠標、鍵盤、打印機及類似者)。其它裝置可耦合到處理單元802，且可利用額外或較少接口卡。舉例來說，串行接口卡(未繪示)可用于提供用于打印機的串行接口。處理單元802也可包含可為有線鏈路到局域網(localareanetwork；lan)或廣域網(wideareanetwork；wan)822和/或無線鏈路的網絡接口820。

應注意，基于處理器的系統可包含其它組件。舉例來說，基于處理器的系統可包含電源、線纜、主板、可移動存儲媒體、機箱及類似者。這些其它組件(盡管未繪示)應視為基于處理器的系統的考量部分。此外，應注意，本文中所描述的方法可(例如通過由cpu808執行的程序代碼)實施于基于處理器的系統上。

更多地，應注意，圖1中的工具可實施于根據圖8的一個或大于一個基于處理器的系統上。不同工具之間的通信可根據工具實施的方式而不同。如果工具實施在一個基于處理器的系統上，那么數據可在程序代碼的執行之間存儲在存儲器810或大容量存儲裝置812中以用于通過cpu808的不同工藝。可隨后在各別工藝的執行期間通過cpu808經由總線818接入存儲器810或大容量存儲裝置812而提供數據。如果工具實施在不同基于處理器的系統上，或如果從另一存儲系統(例如，單獨的數據庫)提供數據，那么數據可通過i/o接口816或網絡接口820在系統之間提供。類似地，可通過i/o接口816或網絡接口820將數據輸入到一個或大于一個基于處理器的系統中。

因此，如從上面所理解的，本揭示內容提供了用于分析互連工藝變化的方法。通過至少一個處理器產生ic的互連結構中的寄生rc元件的第一描述。所述第一描述描述分別在典型工藝拐角以及外圍工藝拐角處的所述寄生rc元件。通過所述至少一個處理器從所述第一描述在所述外圍工藝拐角處產生靈敏度值。所述靈敏度值分別量化所述寄生rc元件對工藝變化的靈敏程度。通過所述至少一個處理器將所述靈敏度值合并到以工藝變化參數的函數來描述所述rc元件的第二描述中。通過所述至少一個處理器通過反復地模擬具有所述工藝變化參數的不同值的第二描述執行模擬。

在其它實施例中，本揭示內容提供了用于分析互連工藝變化的系統。電阻電容(rc)提取工具經配置以產生ic的互連結構中的寄生rc元件的第一描述。所述第一描述描述分別在典型工藝拐角以及外圍工藝拐角處的所述寄生rc元件。靈敏度提取工具經配置以從所述第一描述在所述外圍工藝拐角處產生靈敏度值，以及經配置以將所述靈敏度值合并到所述互連結構的第二描述中，其中所述第二描述以工藝變化參數以及所述靈敏度值的函數來描述所述寄生rc元件。模擬工具經配置對具有工藝變化參數的不同值的所述第二描述反復地模擬。

在還有的其它實施例中，本揭示內容提供了用于分析互連工藝變化的方法。產生ic的互連結構中的寄生rc元件的第一描述。所述第一描述描述分別在典型工藝拐角以及多個外圍工藝拐角處的所述寄生rc元件。從所述第一描述在所述外圍工藝拐角處產生靈敏度值。所述靈敏度值分別量化所述rc元件對所述外圍工藝拐角處的工藝變化的靈敏程度。將所述靈敏度值合并到以工藝變化參數以及工藝拐角參數的函數來描述所述rc元件的所述rc元件的第二描述中。通過反復地模擬具有所述工藝變化參數以及所述工藝拐角參數的值的不同組合的所述第二描述，來對所述第二描述執行模擬。所述第一描述以及所述靈敏度值由至少一個處理器產生，所述靈敏度值由所述至少一個處理器合并到所述第二描述中，且所述模擬由所述至少一個處理器執行。

在根據本發明的實施例的一種方法中，產生所述第一描述包括使用所述典型工藝拐角(typicalandperipheralprocesscorner)以及所述外圍工藝拐角(peripheralprocesscorner)處的rc技術文件(rctechnologyfile)，對所述ic的布局執行rc提取(rcextraction)。

在根據本發明的實施例的一種方法中，產生所述第一描述包括：使所述互連結構的幾何圖案(geometricpattern)與所述rc技術文件中的對應幾何圖案匹配；以及從所述rc技術文件提取與匹配幾何圖案相關聯的寄生rc元件的描述。

在根據本發明的實施例的一種方法中，產生所述靈敏度值(sensitivityvalue)包括：通過減去所述典型工藝拐角處的所述寄生rc元件的對應值，歸一化所述外圍工藝拐角處的所述寄生rc元件的值。

在根據本發明的實施例的一種方法中，產生所述靈敏度值包括：對所述寄生rc元件的歸一化值執行主成分分析(pca)或奇異值分解(svd)。

在根據本發明的實施例的一種方法中，產生所述靈敏度值包括：單獨地分析所述互連結構中的導電特征(conductivefeature)以確定所述互連結構中的寄生電阻元件的靈敏度值。

在根據本發明的實施例的一種方法中，產生所述靈敏度值包括：單獨地分析所述互連結構中的電容耦合片段對(pairsofcapacitive-couplingsegments)，以確定所述互連結構中的寄生電容元件的靈敏度值。

在根據本發明的實施例的一種方法中，單獨地分析所述互連結構中的電容耦合片段對包括：通過根據電容耦合片段對的寬度值(widthvalue)分配寄生電容值，來解耦所述電容耦合片段對的所述寄生電容值。

在根據本發明的實施例的一種方法中，進一步包括：將所述互連結構的導電層(conductivelayer)分組；以及對于導電層的每一群組，從所述第一描述在所述外圍工藝拐角處單獨地產生靈敏度值。

在根據本發明的實施例的一種方法中，進一步包括：將所述靈敏度值合并到所述第二描述中，使得所述第二描述以多個工藝變化參數的函數來描述所述寄生rc元件，其中所述多個工藝變化參數包括每一個所述群組的參數。

在根據本發明的實施例的一種方法中，進一步包括：將所述靈敏度值合并到所述第二描述中，使得所述第二描述以獨立于所述群組的電阻變化參數(resistancevariationparameter)以及電容變化參數(capacitancevariationparameter)的函數來描述所述寄生rc元件。

根據本發明的一種用于分析互連工藝變化的系統，包括：電阻電容(rc)提取工具，經配置以產生集成電路(ic)的互連結構中的寄生rc元件的第一描述，其中所述第一描述描述分別在典型工藝拐角以及外圍工藝拐角處的所述寄生rc元件；靈敏度提取工具，經配置以從所述第一描述在所述外圍工藝拐角處產生靈敏度值，以及經配置以將所述靈敏度值合并到所述互連結構的第二描述中，其中所述第二描述以工藝變化參數以及所述靈敏度值的函數來描述所述寄生rc元件；以及模擬工具(simulationtool)，經配置以通過反復地模擬具有工藝變化參數的不同值的所述第二描述對所述第二描述執行模擬。

在根據本發明的實施例的系統中，所述靈敏度提取工具經進一步配置以對所述寄生rc元件的值執行主成分分析(pca)或奇異值分解(svd)，從而產生所述靈敏度值。

在根據本發明的實施例的系統中，所述靈敏度提取工具經進一步配置以：單獨地分析所述互連結構中的電容耦合片段對；以及通過根據電容耦合片段對的寬度值分配寄生電容值來解耦所述電容耦合片段對的所述電容值。

在根據本發明的實施例的系統中，所述靈敏度提取工具經進一步配置以：將所述互連結構的導電層分組；以及單獨地產生每一組導電層的靈敏度值。

在根據本發明的實施例的系統中，所述靈敏度提取工具經進一步配置以：將所述靈敏度值合并到所述第二描述中，使得所述第二描述以多個工藝變化參數的函數來描述所述寄生rc元件，其中所述多個工藝變化參數包括所述每一組導電層的參數。

根據本發明的另一種用于分析互連工藝變化的方法，包括：產生集成電路(ic)的互連結構中的寄生電阻電容(rc)元件的第一描述，所述第一描述描述分別在典型工藝拐角以及多個外圍工藝拐角處的所述寄生rc元件；從所述第一描述在所述外圍工藝拐角處產生靈敏度值，其中所述靈敏度值分別量化所述寄生rc元件對所述外圍工藝拐角處的工藝變化的靈敏程度；將所述靈敏度值合并到以工藝變化參數以及工藝拐角參數的函數來描述所述寄生rc元件的第二描述中；以及通過反復地模擬具有所述工藝變化參數以及所述工藝拐角參數的值的不同組合的所述第二描述來對所述第二描述執行模擬；其中所述第一描述以及所述靈敏度值由至少一個處理器產生，其中所述靈敏度值由所述至少一個處理器合并到所述第二描述中，以及其中所述模擬由所述至少一個處理器執行。

在根據本發明的實施例的另一種方法中，進一步包括在以下各處產生所述第一描述：所述互連結構中的最小凈電容(minimumnetcapacitance)以及最大凈電阻(maximumnetresistance)的工藝拐角；所述互連結構中的最大凈電容(maximumnetcapacitance)以及最小凈電阻(minimumnetresistance)的工藝拐角；所述互連結構中的凈電阻與凈電容乘積的最小值的工藝拐角；以及所述互連結構中的凈電阻與凈電容乘積的最大值的工藝拐角。

在根據本發明的實施例的另一種方法中，產生所述靈敏度值包括：單獨地分析所述互連結構中的電容耦合片段對以確定所述靈敏度值；以及通過根據電容耦合片段對的寬度值分配寄生電容值來解耦所述電容耦合片段對的所述電容值。

在根據本發明的實施例的另一種方法中，進一步包括：將所述互連結構的導電層分組；以及將所述靈敏度值合并到所述第二描述中，使得所述第二描述以多個工藝變化參數以及多個工藝拐角參數的函數來描述所述寄生rc元件，其中所述多個工藝變化參數以及所述多個工藝拐角參數為所述互連結構中的個別組導電層(individualgroupofconductivelayers)。

前文概述若干實施例的特征使得本領域技術人員可以更好地理解本揭示內容的各方面。本領域技術人員應理解，其可以易于使用本公開內容作為設計或修改用于實現本文中所引入的實施方案的相同目的和/或獲得相同優點的其它工藝和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造并不脫離本發明的精神和范疇，且其可在不脫離本發明的精神和范疇的情況下在本文中進行各種改變、替代和更改。