一種集成芯片的制作方法與流程

本發明涉及集成電路技術領域，特別涉及一種集成芯片的制作方法。

背景技術：

在對集成電路測試過程中，若發現集成芯片由于內部器件(包含金屬—氧化物—半導體場效應晶體管即MOS管，電阻，電容或電感等器件)值的大小設計不合理而導致電路功能失效或性能未能滿足產品詳細規范，需要進行修正，具體修正方式包括：

一、通過對內部電路進行重新仿真來確定修改該器件(MOS管，電阻，電容或電感等器件)的大小，以實現對電路功能或性能的提升。但這樣必須對集成芯片的版圖重新進行制版，通過再次流片，才能實現對產品的驗證和供貨。由于是通過仿真確定修改器件的大小，不能通過芯片直接驗證，可靠性不高；另外，還需要重新制版流片，耗費的時間周期比較長，效率低下，且重新制版和流片，大大增加了產品開發的成本。

二、通過對電路中之前做好的冗余器件(包含MOS管，電阻，電容或電感等器件)進行激光修調來實現對器件大小的調節，直到電路功能正常或性能滿足規范。這樣雖然可以直接通過芯片來進行驗證，但還是需要重新制版和流片，才能實現產品供貨。由于需要通過對芯片進行激光修調，增加了實驗和測試的成本；重新制版流片，依然存在耗費的時間周期比較長，效率低下，產品開發的成本增加的問題。

可見，現有技術中集成芯片的調修存在效率低下、增大開發成本的技術問題。

技術實現要素：

本發明實施例提供一種集成芯片的制作方法，用于解決現有技術中集成芯片的調修效率低下、增大開發成本的技術問題。

本申請實施例提供一種集成芯片的制作方法，包括以下步驟：

將目標器件分解成N個第一小器件，每個第一小器件與兩個MOS管串聯或并聯，N為大于1的整數；

將目標器件與M個第二小器件串聯或并聯，每個第二小器件與兩個MOS管串聯或并聯，M為大于1的整數；所述兩個MOS管的通斷用于控制是否接入對應小器件；

將譯碼器的輸出端與所述兩個MOS管中的第一柵極相連，所述兩個MOS管中的第二柵極與控制端口相連，所述譯碼器的輸出端的輸出信號用于控制所述兩個MOS管的通斷；

通過對所述譯碼器的輸入端口施加不同的電平控制所述譯碼器的輸出端輸出不同的電平信號，控制各所述第一小器件或各所述第二小器件的接入來調節所述目標器件的大小，并確定所述目標器件的最終大小；

芯片封裝時，根據所述最終大小對應的所述譯碼器的輸入端口和所述控制端口的電平高低對所述譯碼器的輸入端口和所述控制端口進行固定電位。

可選的，所述第一小器件或所述第二小器件包含：MOS管、電阻、電容或電感。

可選的，所述第一小器件對應的控制端口的電平設置為高電平，當所述第一小器件對應的所述兩個MOS管的第一柵極輸入高電平時所述第一小器件短路，當所述第一小器件對應的所述兩個MOS管的第二柵極輸入低電平時所述第一小器件被接入。

可選的，所述第二小器件對應的控制端口的電平設置為高電平，當所述第二小器件對應的所述兩個MOS管的第一柵極輸入高電平時所述第二小器件短路，當所述第二小器件對應的所述兩個MOS管的第二柵極輸入低電平時所述第二小器件被接入。

可選的，所述N個第一小器件中兩個第一小器件的大小相等或不相等。

可選的，所述M個第二小器件中兩個第二小器件的大小相等或不相等。

可選的，當所述目標器件為電容C時，所述將目標器件分解成N個第一小器件，每個第一小器件與兩個MOS管串聯或并聯，包括：

將所述目標器件分解成N個第一小器件：C1～Cn，C＝C1+C2+C3+…+Cn，所述N個第一小器件相互并聯；

每個第一小器件與對應的兩個MOS管并聯，其中，第一小器件對應的兩個MOS管相互串聯、第一柵極與高電平的控制端口相連、第二柵極與所述譯碼器的輸出端相連，通過控制譯碼器的輸出端的電平能夠減小所述目標器件。

可選的，所述將目標器件與M個第二小器件串聯或并聯，每個第二小器件與兩個MOS管串聯或并聯，包括：

將所述目標器件與M個第二小器件并聯，所述M個第二小器件為C1～Cm；

每個第二小器件與對應的兩個MOS管并聯，其中，第二小器件對應的兩個MOS管相互串聯、第一柵極與高電平的控制端口相連、第二柵極與所述譯碼器的輸出端相連，通過控制譯碼器的輸出端的電平能夠增大所述目標器件。

本申請實施例中的上述一個或多個技術方案，至少具有如下一種或多種技術效果：

本申請實施例將目標器件分解成多個第一小器件，并通過與其串聯或者并聯的MOS管來控制是否接入第一小器件，使得目標器件大小的能夠被調小；進一步的，將目標器件與多個第二小器件串聯或并聯，同樣的，通過與其串聯或者并聯的MOS管來控制是否接入第二小器件，使得目標器件的大小能夠被調大；將譯碼器的輸出端與MOS管的柵極相連，通過調節譯碼器的輸入信號控制譯碼器的輸出端的電平，從而控制MOS管的通斷來控制小器件的接入，進而實現對目標器件大小的調節，同時能夠通過芯片直接驗證目標器件的大小直到電路功能和性能滿足產品詳細規范，確定目標器件的最終大小及其對應的譯碼器輸入端口的電平和控制端的電平，在芯片封裝時，按照對應的電平固定電位即可，無需再重新制版和流片，解決了現有技術中集成芯片的調修效率低下、增大開發成本的技術問題，提高了調修效率、減小了開發成本。

附圖說明

圖1為本申請實施例提供的一種集成芯片的制作方法的流程圖；

圖2為本申請實施例提供的目標器件的分解示意圖；

圖3為本申請實施例提供的調大目標器件大小的電路示意圖；

圖4為本申請實施例提供的集成芯片的封裝示意圖。

具體實施方式

在本申請實施例提供的技術方案中，通過對目標器件的分解、冗余器件的添加及控制器件通斷的電路添加，使得目標器件的大小可調，通過芯片驗證確定目標器件的最終大小，在芯片封裝時再對相應的端口進行固定電位，無需再重新制版和流片，以解決現有技術中集成芯片的調修效率低下、增大開發成本的技術問題，提高調修效率、減小開發成本。

下面結合附圖對本申請實施例技術方案的主要實現原理、具體實施方式及其對應能夠達到的有益效果進行詳細的闡述。

實施例

請參考圖1，本申請實施例提供一種集成芯片的制作方法，該包括：

S101：將目標器件分解成N個第一小器件，每個第一小器件與兩個MOS管串聯或并聯，N為大于1的整數；

S102：將目標器件與M個第二小器件串聯或并聯，每個第二小器件與兩個MOS管串聯或并聯，M為大于1的整數；所述兩個MOS管的通斷用于控制是否接入對應小器件；

S103：將譯碼器的輸出端與所述兩個MOS管中的第一柵極相連，所述兩個MOS管中的第二柵極與控制端口相連，所述譯碼器的輸出端的輸出信號用于控制所述兩個MOS管的通斷；

S104：通過對所述譯碼器的輸入端口施加不同的電平控制所述譯碼器的輸出端輸出不同的電平信號，控制各所述第一小器件或各所述第二小器件的接入來調節所述目標器件的大小，并確定所述目標器件的最終大小；

S105：芯片封裝時，根據所述最終大小對應的所述譯碼器的輸入端口和所述控制端口的電平高低對所述譯碼器的輸入端口和所述控制端口進行固定電位。

為使本發明的目的、技術方案和優點更加清楚明白，下面以目標器件為電容為例，并參照附圖2和圖3，對本發明進行詳細說明。

在具體實施過程中，集成芯片制作時，往往會因為工藝、集成度、電磁干擾等因素，導致預先設計好的集成電路在成品后，電路的功能和性能不能滿足要求，需要對某些器件的大小進行調節以使電路的功能和性能滿足要求。本申請實施例為了避免集成芯片后續的調修導致整個電路重新制版和流片，在設計集成電路時執行S101，將需要進行調節的器件即目標器件分解成一組大小不等的若干小器件(N個第一小器件)，每個第一小器件與兩個MOS管進行串聯或并聯，來實現對各個第一小器件的控制。

其中，第一小器件與目標器件為相同類型的器件，可以包含MOS管、電阻、電容或電感等器件，第一小器件與目標器件的器件大小不同，如目標器件為1F的電容，那么第一小器件可以為10pF、100μF、800mF等大小的電容，各個第一小器件之間的大小可以相等，也可以不相等。需要說明的是，本申請實施例所指的小器件并不是指器件的大小，而是指構成一個器件的子單元，小器件的器件大小可以比目標器件大，也可以比目標器件小。

在芯片調修過程中，第一小器件對應的控制端口的電平可以設置為高電平，當第一小器件對應的兩個MOS管的第一柵極輸入高電平時第一小器件短路，當第一小器件對應的兩個MOS管的第二柵極輸入低電平時第一小器件通被接入目標器件的電路中。

如圖一，將目標器件分解成C＝C1+C2+C3+…+Cn，各個第一小器件C1～Cn相互并聯，且每兩個MOS管先串聯再和一個第一小器件(小電容)進行并聯。每一個MOS管都有一個控制端即柵極，其中一個MOS管的柵極即第一柵極與芯片的控制端口相連，受控制信號CON1控制，另外一個MOS管的柵極即第二柵極與芯片的譯碼器輸出端相連，受譯碼器的輸出信號的控制。當CON1＝0時，C的總大小沒有變化；當CON1＝1時，且譯碼器輸出信號為1的那一路電容被短接，C的總大小減小，且減小的值為該通路的電容值；譯碼器輸出信號為0的那一路電容被接入目標器件。

通過S101的設置，可以實現將芯片中目標器件大小的調小，進一步的，執行S102：在目標器件的旁邊設置冗余的一系列大小不等的第二小器件(包含MOS管、電阻、電容或電感等器件)，再用兩個MOS管進行并聯或串聯，來實現對各個小器件的控制。同樣的，第二小器件與目標器件類型相同、器件大小不同。

在調修芯片的過程中，第二小器件對應的控制端口的電平可以設置為高電平，當第二小器件對應的兩個MOS管的第一柵極輸入高電平時第二小器件短路，當第二小器件對應的兩個MOS管的第二柵極輸入低電平時第二小器件被接入到目標器件的電路中。

如圖二，冗余器件即第二小器件被表示為C1，C2，C3，…，Cm，且另外每兩個MOS管先串聯再和一個電容進行并聯。每一個MOS管都有一個控制端即柵極，其中一個MOS管的柵極即第一柵極與芯片的控制端口相連，受控制端口的控制信號CON2的控制，另外一個MOS管的柵極即第二柵極與譯碼器的輸出端相連，受譯碼器的輸出信號的控制。當CON2＝0時，C的總大小增加，且增加值為C1+C2+C3+…+Cm；當CON2＝1時，且譯碼器輸出信號為1的那一路電容Cm被短接，C的總大小增加的值為C1+C2+C3+…+Cm-1。這樣根據不同的譯碼輸出及CON2的電平高低可以控制C的總大小增加的值。

對于S103中將譯碼器的輸出端與兩個MOS管的第二柵極相連。具體的，可以設計N輸入的譯碼器，產生2^N個輸出信號來分別控制多個MOS管的柵極。當柵極輸入信號為高時，電容Cn被短接，負載減小；當柵極輸入信號為低時，電容Cn被接入目標器件，負載增大。當柵極輸入信號為高時，電容Cm被短接，負載的增加值減小；當柵極輸入信號為低時，電容Cm被接入目標器件，負載的增加值增大。需要說明的是，本申請實施例中的譯碼器的數目不限，可以為一個，也可以為多個，即所有的MOS管的第二柵極可以由一個譯碼器的多個輸出端分別控制，也可以由多個譯碼器分別控制。

在封裝芯片之前，執行S104：通過對譯碼器的輸入端口施加不同的電平控制譯碼器的輸出端輸出不同的電平信號，控制各第一小器件或各第二小器件的接入來調節目標器件的大小，并確定目標器件的最終大小。在通過控制譯碼器輸入端口的電平改變目標器件的大小后，可以通過芯片來直接驗證芯片電路的功能和性能是否滿足要求，直到調節到芯片電路的功能和性能滿足要求時，確定目標器件的最終大小，及其對應的控制端口和譯碼器輸入端的電平高低。

在確認目標器件的最終大小之后，最后執行S105芯片封裝時，根據確認的目標器件的最終大小對應的譯碼器的輸入端口和芯片的控制端口的電平高低對譯碼器的輸入端口和芯片的控制端口進行固定電位，即根據各端口輸入電平的高低對各端口執行bonding到VDD PAD或GND PAD的操作，如圖四所示，從而避免了重新改版而增加的經濟成本和時間成本。

通過本申請實施例中的一個或多個技術方案，可以實現如下一個或多個技術效果：

本申請實施例將目標器件分解成多個第一小器件，并通過與其串聯或者并聯的MOS管來控制是否接入第一小器件，使得目標器件大小的能夠被調小；進一步的，將目標器件與多個第二小器件串聯或并聯，同樣的，通過與其串聯或者并聯的MOS管來控制是否接入第二小器件，使得目標器件的大小能夠被調大；將譯碼器的輸出端與MOS管的柵極相連，通過調節譯碼器的輸入信號控制譯碼器的輸出端的電平，從而控制MOS管的通斷來控制小器件的接入，進而實現對目標器件大小的調節，同時能夠通過芯片直接驗證目標器件的大小直到電路功能和性能滿足產品詳細規范，確定目標器件的最終大小及其對應的譯碼器輸入端口的電平和控制端的電平，在芯片封裝時，按照對應的電平固定電位即可，無需再重新制版和流片，解決了現有技術中集成芯片的調修效率低下、增大開發成本的技術問題，提高了調修效率、減小了開發成本。

盡管已描述了本發明的優選實施例，但本領域內的技術人員一旦得知了基本創造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權利要求意欲解釋為包括優選實施例以及落入本發明范圍的所有變更和修改。

顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內，則本發明也意圖包含這些改動和變型在內。