本發明涉及通信數據處理技術領域，具體的涉及一種基于FPGA的信號處理卡系統。
背景技術：
隨著數字信號處理技術的不斷發展，通信、雷達、圖像處理等領域的算法復雜度日益增加，通常在衛星通信、機載雷達、彈載雷達、圖像處理系統都會使用專用的數字信號處理板卡來進行邊界掃描、圖像檢測、目標識別等方面的數據處理。隨著對信號處理的質量和實時性的要求日漸精密和嚴格，傳統的數字信號處理板卡的板卡體積大、系統穩定性低、存儲器容量小速率低、處理器間數據吞吐量小、上位機控制傳輸距離短傳輸速率低、板卡通用性差，已無法滿足數字信號處理過程中算法復雜度日益增加數據量日益增大的現狀。
技術實現要素：
本發明的目的即在于克服現有技術的不足，提供一種基于FPGA的信號處理卡系統，其穩定性好，數據傳輸及處理速度快，功耗較小，且通用性好，解決了現有技術中信號處理卡無法適應日益劇增的數據量的技術問題。
本發明的發明目的通過下述技術方案實現：
一種基于FPGA的信號處理卡系統，包括FPGA1、FPGA2和FPGA3，所述FPGA1和FPGA2的型號均為XC7VX690T-2FFG1927I，所述FPGA3的型號為XC6SLX100-2FG484I，所述FPGA1和FPGA2之間通過4組獨立的GTH x4連接，每條lane的線速可達3.125Gbps，所述FPGA1和FPGA3之間通過至少20對LVDS并行連接，所述FPGA2和FPGA3之間通過至少20對LVDS并行連接，所述FPGA3可對FPGA1和FPGA2進行啟動配置和在線加載，所述FPGA1還與一個FMC接口連接，所述FMC接口的LA/HA/HB信號均以LVDS差分對連接至FPGA1，每對LVDS差分鏈路數據率可達1.25Gbps，FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花鏈形式。
本發明以三個FPGA構成核心部件，其中FPGA1和FPGA2選用Virtex-7 系列的XC7VX690T-2FFG1927I，Virtex-7 FPGA采用堆疊硅互連技術（SSI）增強了最高容量，對最高系統性能進行了優化，滿足大多數高端互連帶寬、邏輯容量、信號處理性能的最高要求，XC7VX690T-2FFG1927I是Virtex-7中的性能較強一款FPGA，具有693,120個邏輯單元、108,300個CLB Slices、3600個DSP Slices、52,920Kb的Block RAM，80個GTH高速接口，內部有3個PCIe硬核和600個HP IO。FPGA3選用Spartan-6的XC6SLX100-2FG484I。Spartan-6 FPGA提供領先的系統集成能力，具有較高性價比和低功耗的特點。XC6SLX100-2FG484I是Spartan-6中高性能的不帶GTP的一款FPGA，具有147443個邏輯單元，23038個CLB Slices，180個DSP48A1 Slices，4,824Kb的Block RAM和338個I/O接口。這三個FPGA構成本發明的核心部件，進行數據信號的處理，使本發明穩定性好，數據傳輸及處理速度快，功耗較小，且通用性好。
進一步的，所述FPGA1和FPGA2均外掛有至少兩組DDR3緩存，每組DDR3緩存容量為2Gbyte，每組DDR3的位寬大于或等于32位，每組DDR3緩存工作時鐘大于或等于400MHz，兩組DDR3緩存，保障FPGA1和FPGA2具有更高的數據讀取能力。
進一步的，還包括一個SRIO交換芯片，所述FPGA1和FPGA2分別通過3組獨立的GTH x4通道與SRIO交換芯片連接，每條lane的線速要求至少可達5Gbps。
進一步的，所述SRIO交換芯片為CPS1848芯片，80HCPS1848CRMI是業界領先的Serial RapidIO II代交換機，具有48個lane，可配置為最多18個端口或者是12個4x端口，每個端口的最高線速率為3.125Gbps。
進一步的，本發明還包括兩個光模塊，所述光模塊的型號為FTL410QE2C，每個光模塊分別以x4全雙工模式與FPGA2連接，2個光模塊從前面板引出，FPGA2與每個光模塊之間按照x4全雙工模式進行設計，每條lane的線速率要求不低于8Gbps。
進一步的，還包括一個PowerPC，所述PowerPC的型號為T4080NXE7PQB，所述PowerPC配置有2路萬兆以太網和3路千兆以太網，所述PowerPC通過2路5Gbps的2 x SRIO與SRIO交換芯片連接，所述PowerPC的Local Bus信號全部連接至FPGA3，通過FPGA3將復用的數據地址總線分離。T4080NXE7PQB具有4個PowerPC e6500內核，共享2MB的L2緩存，1MB的CoreNet平臺緩存，CoreNet到各個節點的帶寬可以達到1.6Tbps；集成2個64位的DDR3控制器；集成DPAA數據通道加速，對外提供多達24個SerDes lane；集成2個10GbE MAC和13個GbE MAC，3個PCIe 2.0/3.0控制器，2個Serial RapidIO 2.0控制器，2個SATA控制器，2個帶PHY的USB控制器等。可根據應用環境使能相應的控制器，配置相應的高速SerDes通道。
進一步的，所述PowerPC外掛有兩組DDR3控制器，每路控制器設置有64位寬的DDR3數據接口，采用8Gbit的x16 DDR3 SDRAM進行字擴展，每路提供4GB的容量，共需要使用8片DDR3芯片。
進一步的，還包括電源分配網絡，用于向整板提供12V/5V工作電壓。
進一步的，至少設置有8個指示燈，用于指示電源和整板的工作狀態。
本發明與現有技術相比，具有如下的優點和有益效果：
本發明以三個FPGA構成核心部件，其中FPGA1和FPGA2選用Virtex-7 系列的XC7VX690T-2FFG1927I，FPGA3選用Spartan-6的XC6SLX100-2FG484I，使本發明穩定性好，容量大，數據傳輸及處理速度快，功耗較小，且通用性好。FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花鏈形式，可避免總線競爭和阻塞，以保障本發明處理數據的高速率。
附圖說明
此處所說明的附圖用來提供對本發明實施例的進一步理解，構成本申請的一部分，并不構成對本發明實施例的限定。在附圖中：
圖1為本發明一種實施方式的原理框圖。
具體實施方式
為使本發明的目的、技術方案和優點更加清楚明白，下面結合實施例和附圖，對本發明作進一步的詳細說明，本發明的示意性實施方式及其說明僅用于解釋本發明，并不作為對本發明的限定。
實施例1
如圖1所示，一種基于FPGA的信號處理卡系統，包括FPGA1、FPGA2和FPGA3， FPGA1和FPGA2的型號均為XC7VX690T-2FFG1927I， FPGA3的型號為XC6SLX100-2FG484I， FPGA1和FPGA2之間通過4組獨立的GTH x4連接，每條lane的線速可達3.125Gbps， FPGA1和FPGA3之間通過至少20對LVDS并行連接， FPGA2和FPGA3之間通過至少20對LVDS并行連接， FPGA3可對FPGA1和FPGA2進行啟動配置和在線加載， FPGA1還與一個FMC接口連接，所述FMC接口的LA/HA/HB信號均以LVDS差分對連接至FPGA1，每對LVDS差分鏈路數據率可達1.25Gbps，FPGA1、FPGA2、FPGA3、FMC的JTAG串成菊花鏈形式，以避免總線競爭和阻塞，以保障本發明處理數據的高速率。
本發明以三個FPGA構成核心部件，其中FPGA1和FPGA2選用Virtex-7 系列的XC7VX690T-2FFG1927I，Virtex-7 FPGA采用堆疊硅互連技術（SSI）增強了最高容量，對最高系統性能進行了優化，滿足大多數高端互連帶寬、邏輯容量、信號處理性能的最高要求，XC7VX690T-2FFG1927I是Virtex-7中的性能較強一款FPGA，具有693,120個邏輯單元、108,300個CLB Slices、3600個DSP Slices、52,920Kb的Block RAM，80個GTH高速接口，內部有3個PCIe硬核和600個HP IO。FPGA3選用Spartan-6的XC6SLX100-2FG484I。Spartan-6 FPGA提供領先的系統集成能力，具有較高性價比和低功耗的特點。XC6SLX100-2FG484I是Spartan-6中高性能的不帶GTP的一款FPGA，具有147443個邏輯單元，23038個CLB Slices，180個DSP48A1 Slices，4,824Kb的Block RAM和338個I/O接口。這三個FPGA構成本發明的核心部件，進行數據信號的處理，使本發明穩定性好，容量大，數據傳輸及處理速度快，功耗較小，且通用性好。
實施例2：
本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中， FPGA1和FPGA2均外掛有至少兩組DDR3緩存，每組DDR3緩存容量為2Gbyte，每組DDR3的位寬大于或等于32位，每組DDR3緩存工作時鐘大于或等于400MHz，兩組DDR3緩存，保障FPGA1和FPGA2具有更高的數據讀取能力。
實施例3：
本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中，本發明還包括一個SRIO交換芯片，SRIO交換芯片為CPS1848芯片， FPGA1和FPGA2分別通過3組獨立的GTH x4通道與SRIO交換芯片連接，每條lane的線速要求至少可達5Gbps。80HCPS1848CRMI是業界領先的Serial RapidIO II代交換機，具有48個lane，可配置為最多18個端口或者是12個4x端口，每個端口的最高線速率為3.125Gbps。
實施例4：
本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中，本發明還包括兩個光模塊，所述光模塊的型號為FTL410QE2C，每個光模塊分別以x4全雙工模式與FPGA2連接，2個光模塊從前面板引出，FPGA2與每個光模塊之間按照x4全雙工模式進行設計，每條lane的線速率要求不低于8Gbps。
實施例5：
本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中，本發明還包括一個PowerPC， PowerPC的型號為T4080NXE7PQB， PowerPC配置有2路萬兆以太網和3路千兆以太網， PowerPC通過2路5Gbps的2 x SRIO與SRIO交換芯片連接， PowerPC的Local Bus信號全部連接至FPGA3，通過FPGA3將復用的數據地址總線分離。T4080NXE7PQB具有4個PowerPC e6500內核，共享2MB的L2緩存，1MB的CoreNet平臺緩存，CoreNet到各個節點的帶寬可以達到1.6Tbps；集成2個64位的DDR3控制器；集成DPAA數據通道加速，對外提供多達24個SerDes lane；集成2個10GbE MAC和13個GbE MAC，3個PCIe 2.0/3.0控制器，2個Serial RapidIO 2.0控制器，2個SATA控制器，2個帶PHY的USB控制器等，可根據應用環境使能相應的控制器，配置相應的高速SerDes通道。另外，PowerPC還外掛有兩組DDR3控制器，每路控制器設置有64位寬的DDR3數據接口，采用8Gbit的x16 DDR3 SDRAM進行字擴展，每路提供4GB的容量，共需要使用8片DDR3芯片。
實施例6：
本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中，本發明還包括電源分配網絡，用于向整板提供12V/5V工作電壓。前機板上還至少設置有8個指示燈，用于指示電源和整板的工作狀態。
以上所述的具體實施方式，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施方式而已，并不用于限定本發明的保護范圍，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。