一種軟硬件協同仿真交易器和仿真系統的制作方法

本發明涉及仿真技術領域，特別是涉及一種軟硬件協同仿真交易器和一種仿真系統。

背景技術：

在集成電路(IC，Intergrated Circuits)設計飛速發展的大環境下，軟硬件協同仿真不斷被提及、訴求和實現部分專門訂制。對于國內軟硬件協同技術的發展，目前還沒有成熟的硬件仿真加速器。而隨著集成電路設計中驗證重要性的提升以及IC復雜度的提高，傳統的RTL(Register Transfer Level)硬件仿真加速器展現出越來越高的重要性，國內各大IC設計廠商不得不從國際購買RTL硬件仿真加速器，投入巨大的購買資金和維護費用，但是，RTL硬件仿真加速器的實用性和兼容性方面問題不斷，這嚴重局限了國內IC設計的發展。

交易器是Dut(Device Under Test，待測試設計)與上層激勵設施進行交互的模塊，也是硬件仿真加速器的必要模塊。

目前，現有技術中的硬件仿真加速器還沒有明確劃分交易器，交易器與硬件仿真加速器中的其他功能模塊混在一起很難分割，一旦交易器功能發生改變，即需要修改硬件仿真加速器中的全部功能模塊，造成交易器的可擴展性和可移植性差，嚴重阻礙了行業的發展。

技術實現要素：

鑒于上述問題，本發明實施例的目的在于提供一種軟硬件協同仿真交易器和相應的一種仿真系統，以解決現有技術中的硬件仿真加速器沒有明確劃分交易器，造成交易器的可擴展性和可移植性差的問題。

為了解決上述問題，本發明實施例公開了一種軟硬件協同仿真交易器，包括激勵數據輸入模塊、仿真數據輸出模塊和分別與所述激勵數據輸入模塊和所述仿真數據輸出模塊相連的配置模塊，其中，所述激勵數據輸入模塊與FPGA(Fiels-Programmable Gate Array，現場可編程門陣列)中的待測試電路模塊相連，所述激勵數據輸入模塊用于接收打包的激勵數據，并根據所述打包的激勵數據獲取激勵數據，發送所述激勵數據至所述待測試電路模塊；所述仿真數據輸出模塊與所述待測試電路模塊相連，所述仿真數據輸出模塊用于接收所述待測試電路模塊生成的仿真波形數據，對所述仿真波形數據進行打包處理，并輸出打包處理后的仿真波形數據；所述配置模塊與所述待測試電路模塊相連，所述配置模塊用于接收配置信息，并根據所述配置信息配置所述激勵數據輸入模塊、所述仿真數據輸出模塊和所述待測試電路模塊。

可選地，所述配置模塊包括第一異步fifo(first in first out，先進先出)、配置信息解析單元、仿真模式配置單元、時鐘參數配置單元、時鐘控制單元、第二異步fifo配置單元和第三異步fifo配置單元，其中，所述第一異步fifo與所述配置信息解析單元相連，所述第一異步fifo用于接收所述配置信息，并發送所述配置信息至所述配置信息解析單元；所述配置信息解析單元用于解析所述配置信息以生成仿真模式配置參數、時鐘配置參數、第二異步fifo配置參數和第三異步fifo配置參數；所述仿真模式配置單元分別與所述配置信息解析單元和所述時鐘控制單元相連，所述仿真模式配置單元用于根據所述仿真模式配置參數對所述時鐘控制模塊進行配置；所述時鐘參數配置單元分別與所述配置信息解析單元和所述時鐘控制單元相連，所述時鐘參數配置單元用于根據所述時鐘配置參數對所述時鐘控制模塊進行配置；所述時鐘控制單元與所述待測試電路模塊相連，所述時鐘控制單元用于在配置后生成所述待測試電路模塊的控制時鐘，并將所述控制時鐘發送至所述待測試電路模塊；所述第二異步fifo配置單元分別與所述配置信息解析單元和第二異步fifo相連，所述第二異步fifo配置單元用于根據所述第二異步fifo配置參數配置所述第二異步fifo；所述第三異步fifo配置單元分別與所述配置信息解析單元和第三異步fifo相連，所述第三異步fifo配置單元用于根據所述第三異步fifo配置參數配置所述第三異步fifo。

可選地，所述激勵數據輸入模塊包括所述第二異步fifo、第四異步fifo、激勵數據解析單元和激勵數據生成單元，其中，所述第四異步fifo與所述激勵數據解析單元相連，所述第四異步fifo用于接收所述打包的激勵數據，并發送所述打包的激勵數據至所述激勵數據解析單元；所述激勵數據解析單元用于解析出所述打包的激勵數據中的第一激勵數據，并發送所述第一激勵數據；所述激勵數據生成單元分別與所述激勵數據解析單元和所述第二異步fifo相連，所述激勵數據生成單元用于根據所述第一激勵數據生成第二激勵數據，并將所述第二激勵數據發送至所述第二異步fifo；所述第二異步fifo與所述待測試電路模塊相連，所述第二異步fifo用于接收所述第二激勵數據，并將所述第二激勵數據發送至所述待測試電路模塊。

可選地，所述仿真數據輸出模塊包括所述第三異步fifo、第五異步fifo、輸出數據處理單元和輸出數據打包單元，其中，所述第三異步fifo分別與所述輸出數據處理單元和所述待測試電路模塊相連，所述第三異步fifo用于接收所述仿真波形數據，并將所述仿真波形數據發送至所述輸出數據處理單元；所述輸出數據處理單元用于對所述仿真波形數據的位寬進行處理；所述輸出數據打包單元與所述輸出數據處理單元相連，所述輸出數據打包單元用于將處理后的仿真波形數據進行打包，并發送打包后的仿真波形數據；所述第五異步fifo與所述輸出數據打包單元相連，所述第五異步fifo用于接收所述打包后的仿真波形數據，并輸出所述打包后的仿真波形數據。

可選地，所述第二異步fifo和所述第三異步fifo為深度和數據位寬可配置的異步fifo。

可選地，所述仿真模式配置參數包括緊耦合模式配置參數或松耦合模式配置參數。

可選地，所述時鐘配置參數包括相位配置參數、頻率配置參數、倍頻因子配置參數、分頻因子配置參數、占空比配置參數、上升沿使能信號配置參數和下降沿使能信號配置參數中的至少一個。

可選地，所述軟硬件協同仿真交易器還包括基于SCE-MI(Standard Co-Emulation Modeling Interface，標準協同仿真模型接口)協議的信息輸入接口、第一輸入管道接口和第一輸出管道接口，其中，所述信息輸入接口與所述配置模塊相連，所述配置模塊通過所述信息輸入接口接收所述配置信息；所述第一輸入管道接口與所述激勵數據輸入模塊相連，所述激勵數據輸入模塊通過所述第一輸入管道接口接收所述打包的激勵數據；所述第一輸出管道接口與所述仿真數據輸出模塊相連，所述仿真數據輸出模塊通過所述第一輸出管道接口輸出打包處理后的仿真波形數據。

可選地，所述軟硬件協同仿真交易器還包括基于SCE-MI協議的第二輸出管道接口和第二輸入管道接口，其中，所述第二輸出管道接口分別與所述激勵數據輸入模塊和所述待測試電路模塊相連，所述激勵數據輸入模塊通過所述第二輸出管道接口發送所述激勵數據至所述待測試電路模塊；所述第二輸入管道接口分別與所述仿真數據輸出模塊和所述待測試電路模塊相連，所述仿真數據輸出模塊通過所述第二輸入管道接口接收所述仿真波形數據。

為了解決上述問題，本發明實施例還公開了一種仿真系統，包括FPGA和至少一個所述的軟硬件協同仿真交易器，所述FPGA包括分別與所述至少一個軟硬件協同仿真交易器相連的待測試電路模塊。

本發明實施例包括以下優點：

第一，本發明實施例中的軟硬件協同仿真交易器為獨立于軟硬件協同仿真系統的模塊，推動了軟硬件協同仿真系統各功能模塊化的進程，使得軟硬件協同仿真交易器的功能擴展更加方便；

第二，本發明實施例采用可配置參數的異步fifo以及可配置參數的管道接口等，使得軟硬件協同仿真交易器的使用靈活，可根據實際資源使用情況及實際性能進行調整，極大地方便用戶操作；

第三，本發明實施例采用基于異步fifo的跨時鐘域機制，避免了軟硬件協同仿真交易器出現亞穩態，提升了軟硬件協同仿真交易器的可靠性；

第四，本發明實施例應用SCE-MI協議標準作為標準接口協議，在規范化接口的同時，增強了軟硬件協同仿真交易器的可靠性和移植性。

附圖說明

圖1是本發明的一種軟硬件協同仿真交易器實施例的結構框圖；

圖2是本發明的另一種軟硬件協同仿真交易器實施例的結構框圖；

圖3是本發明的一種軟硬件協同仿真交易器實施例中打包結構的示意圖；

圖4是本發明的一種軟硬件協同仿真交易器實施例中信息輸入接口的時序結構的示意圖；

圖5是本發明的另一種軟硬件協同仿真交易器實施例中信息輸入接口的時序結構的示意圖；

圖6是本發明的一種軟硬件協同仿真系統實施例的結構框圖。

具體實施方式

為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖和具體實施方式對本發明作進一步詳細的說明。

參照圖1，示出了本發明的一種軟硬件協同仿真交易器1實施例的結構框圖，具體可以包括如下模塊：激勵數據輸入模塊10、仿真數據輸出模塊20和分別與激勵數據輸入模塊10和仿真數據輸出模塊20相連的配置模塊30。

其中，激勵數據輸入模塊10與FPGA中的待測試電路模塊2相連，激勵數據輸入模塊10用于接收打包的激勵數據，并根據打包的激勵數據獲取激勵數據，發送激勵數據至待測試電路模塊2；仿真數據輸出模塊20與待測試電路模塊2相連，仿真數據輸出模塊20用于接收待測試電路模塊2生成的仿真波形數據，對仿真波形數據進行打包處理，并輸出打包處理后的仿真波形數據；配置模塊30與待測試電路模塊2相連，配置模塊30用于接收配置信息，并根據配置信息配置激勵數據輸入模塊10、仿真數據輸出模塊20和待測試電路模塊2。

可選地，在本發明的另一個實施例中，參照圖2，配置模塊30可以包括第一異步fifo 31、配置信息解析單元32、仿真模式配置單元33、時鐘參數配置單元34、時鐘控制單元35、第二異步fifo配置單元36和第三異步fifo配置單元37。

其中，第一異步fifo 31與配置信息解析單元32相連，第一異步fifo 31用于接收配置信息，并發送配置信息至配置信息解析單元32；配置信息解析單元32用于解析配置信息以生成仿真模式配置參數、時鐘配置參數、第二異步fifo配置參數和第三異步fifo配置參數；仿真模式配置單元33分別與配置信息解析單元32和時鐘控制單元35相連，仿真模式配置單元33用于根據仿真模式配置參數對時鐘控制模塊進行配置；時鐘參數配置單元34分別與配置信息解析單元32和時鐘控制單元35相連，時鐘參數配置單元34用于根據時鐘配置參數對時鐘控制模塊進行配置；時鐘控制單元35與待測試電路模塊2相連，時鐘控制單元35用于在配置后生成待測試電路模塊2的控制時鐘，并將控制時鐘發送至待測試電路模塊2；第二異步fifo配置單元36分別與配置信息解析單元32和第二異步fifo 11相連，第二異步fifo配置單元36用于根據第二異步fifo配置參數配置第二異步fifo 11；第三異步fifo配置單元37分別與配置信息解析單元32和第三異步fifo 21相連，第三異步fifo配置單元37用于根據第三異步fifo配置參數配置第三異步fifo 21。

具體地，配置信息解析單元32可以根據軟硬件協同仿真交易器1所在的整個仿真系統的實際結構來確定相應解析所述配置信息的算法。

具體地，第二異步fifo 11和第三異步fifo 21可以為深度和數據位寬可配置的異步fifo，第二異步fifo配置參數可以包括第二異步fifo深度配置參數和第二異步fifo位寬配置參數，第三異步fifo配置參數可以包括第三異步fifo深度配置參數和第三異步fifo位寬配置參數。

進一步地，第二異步fifo配置單元36可以根據第二異步fifo深度配置參數配置第二異步fifo 11的深度，以及根據第二異步fifo位寬配置參數配置第二異步fifo 11的位寬。進一步地，第三異步fifo配置單元37可以根據第三異步fifo深度配置參數配置第三異步fifo 21的深度，以及根據第三異步fifo位寬配置參數配置第三異步fifo 21的位寬。

可選地，仿真模式配置參數可以包括緊耦合模式配置參數或松耦合模式配置參數。當仿真模式配置參數為緊耦合模式配置參數時，時鐘控制單元35在配置后生成待測試電路模塊2的控制時鐘為緊耦合時鐘，待測試電路模塊2進入緊耦合模式；當仿真模式配置參數為松耦合模式配置參數時，時鐘控制單元35在配置后生成待測試電路模塊2的控制時鐘為松耦合時鐘，待測試電路模塊2進入松耦合模式。

可選地，時鐘配置參數可以包括相位配置參數、頻率配置參數、倍頻因子配置參數、分頻因子配置參數、占空比配置參數、上升沿使能信號配置參數和下降沿使能信號配置參數中的至少一個。

可選地，在本發明的另一個實施例中，參照圖2，激勵數據輸入模塊10可以包括第二異步fifo 11、第四異步fifo 12、激勵數據解析單元13和激勵數據生成單元14。

其中，第四異步fifo 12與激勵數據解析單元13相連，第四異步fifo 12用于接收打包的激勵數據，并發送打包的激勵數據至激勵數據解析單元13；激勵數據解析單元13用于解析出打包的激勵數據中的第一激勵數據，并發送第一激勵數據；激勵數據生成單元14分別與激勵數據解析單元13和第二異步fifo 11相連，激勵數據生成單元14用于根據第一激勵數據生成第二激勵數據，并將第二激勵數據發送至第二異步fifo 11；第二異步fifo 11與待測試電路模塊2相連，第二異步fifo 11用于接收第二激勵數據，并將第二激勵數據發送至待測試電路模塊2。

可選地，在本發明的另一個實施例中，參照圖2，仿真數據輸出模塊20可以包括第三異步fifo 21、第五異步fifo 22、輸出數據處理單元23和輸出數據打包單元24。

其中，第三異步fifo 21分別與輸出數據處理單元23和待測試電路模塊2相連，第三異步fifo 21用于接收仿真波形數據，并將仿真波形數據發送至輸出數據處理單元23；輸出數據處理單元23用于對仿真波形數據的位寬進行處理；輸出數據打包單元24與輸出數據處理單元23相連，輸出數據打包單元24用于將處理后的仿真波形數據進行打包，并發送打包后的仿真波形數據；第五異步fifo 22與輸出數據打包單元24相連，第五異步fifo 22用于接收打包后的仿真波形數據，并輸出打包后的仿真波形數據。

具體地，當仿真波形數據的位寬小于預設位寬時，輸出數據處理單元23用于將仿真波形數據的位寬擴充至預設位寬；當仿真波形數據的位寬大于預設位寬時，若仿真波形數據包括多個預設位寬的數據，則輸出數據處理單元23用于將仿真波形數據分成多個預設位寬的數據；當仿真波形數據的位寬大于預設位寬時，若仿真波形數據包括多個預設位寬的數據和一不足預設位寬的數據時，則輸出數據處理單元23用于將仿真波形數據分成多個預設位寬的數據，并將該不足預設位寬的數據的位寬擴充至預設位寬。

可選地，在本發明的另一個實施例中，參照圖2，軟硬件協同仿真交易器1還可以包括基于SCE-MI協議的信息輸入接口40、第一輸入管道接口50和第一輸出管道接口60。其中，信息輸入接口40與配置模塊30相連，配置模塊30通過信息輸入接口40接收配置信息；第一輸入管道接口50與激勵數據輸入模塊10相連，激勵數據輸入模塊10通過第一輸入管道接口50接收打包的激勵數據；第一輸出管道接口60與仿真數據輸出模塊20相連，仿真數據輸出模塊20通過第一輸出管道接口60輸出打包處理后的仿真波形數據。

可選地，在本發明的另一個實施例中，參照圖2，軟硬件協同仿真交易器1還可以包括基于SCE-MI協議的第二輸出管道接口70和第二輸入管道接口80。其中，第二輸出管道接口70分別與激勵數據輸入模塊10和待測試電路模塊2相連，激勵數據輸入模塊10通過第二輸出管道接口70發送激勵數據至待測試電路模塊2；第二輸入管道接口80分別與仿真數據輸出模塊20和待測試電路模塊2相連，仿真數據輸出模塊20通過第二輸入管道接口80接收仿真波形數據。

具體地，輸出數據打包單元24可以根據軟硬件協同仿真交易器1所在的整個仿真系統的實際結構來將處理后的仿真波形數據進行打包。在本發明的一個實施例中，輸出數據打包單元24可以根據圖3所示的打包結構將處理后的仿真波形數據進行打包，打包后的仿真波形數據包括路由節點信息、第一輸出管道接口60的頭信息和負載數據即處理后的仿真波形數據。

以下為基于SCE-MI協議的信息輸入接口40的工作過程：

信息輸入接口40的時序結構如圖4或圖5所示，其中，ReceiveReady為信息輸入接口40的接收握手信號，TransmitReady為信息輸入接口40的傳輸握手信號，clk為信息輸入接口40的參考時鐘，d1和d2為信息輸入接口40接收的配置信息。其中，當clk時鐘的上升沿采樣到ReceiveReady為高電平時，表明信息輸入接口40可以接收數據。在clk時鐘的上升沿之后的某個clk時鐘上升沿，配置信息d1和TransmitReady的上升沿同時到來。若在之后下一個clk時鐘周期的上升沿時，ReceiveReady為高電平，TransmitReady拉低，配置信息d1被信息輸入接口40接收；若在之后下一個clk時鐘周期的上升沿時，ReceiveReady為低電平，說明信息輸入接口40不能接收數據，此時配置信息d1和TransmitReady均保持不變，直至clk時鐘上升沿檢測到ReceiveReady為高電平，TransmitReady拉低，配置信息d1被信息輸入接口40接收。

其中，參照圖4，在本發明的一個實施例中，當待測試電路模塊2進入緊耦合模式時，緊耦合模式會凍結clk時鐘直到信息輸入接口40接收配置信息d1完畢，緊耦合模式可以凍結仿真系統的斷點功能、回讀功能等，此時，信息輸入接口40的時序結構如圖4所示。在本發明的另一個實施例中，當待測試電路模塊2進入松耦合模式時，松耦合模式不會凍結clk時鐘，此時，信息輸入接口40的時序結構如圖5所示。

第一輸入管道接口50、第一輸出管道接口60、第二輸出管道接口70和第二輸入管道接口80的工作過程與信息輸入接口40的工作過程類似，以下不再贅述。

需要說明的是，本發明實施例中的軟硬件協同仿真交易器的工作時鐘可以由MMCM(Mixed-Mode Clock Manager，混合模式時鐘管理器)提供。

本發明實施例的軟硬件協同仿真交易器包括以下優點：

第一，本發明實施例中的軟硬件協同仿真交易器為獨立于軟硬件協同仿真系統的模塊，推動了軟硬件協同仿真系統各功能模塊化的進程，使得軟硬件協同仿真交易器的功能擴展更加方便；

第二，本發明實施例采用可配置參數的異步fifo以及可配置參數的管道接口等，使得軟硬件協同仿真交易器的使用靈活，可根據實際資源使用情況及實際性能進行調整，極大地方便用戶操作；

第三，本發明實施例采用基于異步fifo的跨時鐘域機制，避免了軟硬件協同仿真交易器出現亞穩態，提升了軟硬件協同仿真交易器的可靠性；

第四，本發明實施例應用SCE-MI協議標準作為標準接口協議，在規范化接口的同時，增強了軟硬件協同仿真交易器的可靠性和可移植性。

參照圖6，本發明實施例還公開了一種軟硬件協同仿真系統，該仿真系統包括FPGA和至少一個上述的軟硬件協同仿真交易器1，FPGA包括分別與至少一個軟硬件協同仿真交易器1相連的待測試電路模塊2。

在本發明的一個實施例中，參照圖6，仿真系統還可以包括主機模塊3、PCIE(Peripheral Component Interface Express，外圍器件快速互聯)連接電路4和NoC(Network on Chip，片上網絡)路由5。PCIE連接電路4與主機模塊3相連，NoC路由5分別與PCIE連接電路4和至少一個軟硬件協同仿真交易器1相連。

參照圖6，至少一個軟硬件協同仿真交易器1由n個軟硬件協同仿真交易器1組成，n為大于或等于1的整數，至少一個軟硬件協同仿真交易器1位于NoC路由5和待測試電路模塊2之間。軟硬件協同仿真交易器1用于NoC路由5和待測試電路模塊2之間數據的交互傳輸。主機模塊3用于產生激勵數據，通過PCIE連接電路4傳輸至NoC路由5，由并NoC路由5路由給激勵數據對應的軟硬件協同仿真交易器1，最終軟硬件協同仿真交易器1將激勵數據傳輸給待測試電路模塊2。仿真波形數據從待測試電路模塊2傳輸到主機模塊3為激勵數據從主機模塊3傳輸到待測試電路模塊2的逆過程。

本發明實施例的仿真系統包括以下優點：

第一，由于軟硬件協同仿真交易器為獨立于軟硬件協同仿真系統的模塊，推動了軟硬件協同仿真系統各功能模塊化的進程，使得軟硬件協同仿真交易器的功能擴展更加方便；

第二，由于軟硬件協同仿真交易器采用可配置參數的異步fifo以及可配置參數的管道接口等，軟硬件協同仿真交易器的使用靈活，可根據實際資源使用情況及實際性能進行調整，極大地方便用戶操作；

第三，由于軟硬件協同仿真交易器采用基于異步fifo的跨時鐘域機制，避免了軟硬件協同仿真交易器出現亞穩態，提升了軟硬件協同仿真交易器的可靠性；

第四，由于軟硬件協同仿真交易器應用SCE-MI協議標準作為標準接口協議，在規范化接口的同時，增強了軟硬件協同仿真交易器的可靠性和移植性。

由于仿真系統包括軟硬件協同仿真交易器，所以描述的比較簡單，相關之處參見軟硬件協同仿真交易器實施例的部分說明即可。

本說明書中的各個實施例均采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。

本領域內的技術人員應明白，本發明實施例的實施例可提供為方法、裝置、或計算機程序產品。因此，本發明實施例可采用完全硬件實施例、完全軟件實施例、或結合軟件和硬件方面的實施例的形式。而且，本發明實施例可采用在一個或多個其中包含有計算機可用程序代碼的計算機可用存儲介質(包括但不限于磁盤存儲器、CD-ROM、光學存儲器等)上實施的計算機程序產品的形式。

本發明實施例是參照根據本發明實施例的方法、終端設備(系統)、和計算機程序產品的流程圖和/或方框圖來描述的。應理解可由計算機程序指令實現流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結合。可提供這些計算機程序指令到通用計算機、專用計算機、嵌入式處理機或其他可編程數據處理終端設備的處理器以產生一個機器，使得通過計算機或其他可編程數據處理終端設備的處理器執行的指令產生用于實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。

這些計算機程序指令也可存儲在能引導計算機或其他可編程數據處理終端設備以特定方式工作的計算機可讀存儲器中，使得存儲在該計算機可讀存儲器中的指令產生包括指令裝置的制造品，該指令裝置實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。

這些計算機程序指令也可裝載到計算機或其他可編程數據處理終端設備上，使得在計算機或其他可編程終端設備上執行一系列操作步驟以產生計算機實現的處理，從而在計算機或其他可編程終端設備上執行的指令提供用于實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。

盡管已描述了本發明實施例的優選實施例，但本領域內的技術人員一旦得知了基本創造性概念，則可對這些實施例做出另外的變更和修改。所以，所附權利要求意欲解釋為包括優選實施例以及落入本發明實施例范圍的所有變更和修改。

最后，還需要說明的是，在本文中，諸如第一和第二等之類的關系術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關系或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者終端設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者終端設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者終端設備中還存在另外的相同要素。

以上對本發明所提供的一種軟硬件協同仿真交易器和一種仿真系統，進行了詳細介紹，本文中應用了具體個例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發明的方法及其核心思想；同時，對于本領域的一般技術人員，依據本發明的思想，在具體實施方式及應用范圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制。