上電時的單端存儲器信號均衡的制作方法

本申請一般地涉及存儲器，并且更具體地，涉及用于實現上電時的單端存儲器信號均衡的方法和/或裝置。

背景技術：

隨機存取存儲器(ram)為計算設備提供快速、有成本效益的易失性存儲。聯合電子設備工程會議(jedec)為存儲設備提供存儲器標準。ddr4sdram(第四代雙倍數據率同步動態隨機存取存儲器)提供了更高的模塊密度、更低的電壓規格以及更高的數據率傳輸速度。ddr4lrdimm(低負載雙列直插式存儲模塊)技術使用分布式緩沖的方法來實現當擴展到更高的容量和數據率傳輸速度時的存儲器帶寬效率。

隨著ddr存儲器接口的進步，目前ddr4存儲器以高達3.2千兆位每秒的數據率操作。在這樣的數據率，數據信道中的損耗特性以及信號反射變得更加明顯，其中所接收到的數據眼圖比所發射的波形小。使用接收機處的均衡來補償信道損耗以及反射，從而恢復失真的數據輸入來提高接收機性能。

期望實現上電時的單端存儲器信號均衡。

技術實現要素：

本發明涉及具有第一電路和第二電路的裝置。第一電路可以被配置為緩沖從連接在存儲器信道和存儲器控制器之間的數據總線作為單端信號接收的輸入信號。第二電路可以被配置為相對于參考電壓調整輸入信號以生成差分信號。參考電壓可以響應于從斷電狀況到通電狀況的過渡而與第二電路隔離。

附圖說明

從以下詳細的描述和所附的權利要求以及附圖，本發明的實施例將變得是清楚的，其中：

圖1是示出示例實施例的圖示；

圖2是示出存儲器模塊的框圖；

圖3是rcd電路的接收機部分的圖示；

圖4是ctle電路的示意；

圖5是示出退出斷電時對信號vref的耦合效應的比較的圖示；以及

圖6是示出ctle電路、信道以及帶ctle電路的信道的ac響應的圖示。

具體實施方式

本發明的實施例包括提供用于上電時單端存儲器信號均衡的方法和/或裝置，其可以(i)提高參考電壓生成的穩定性，(ii)降低參考電壓中由于退出斷電狀況時的寄生電容耦合而導致的干擾，(iii)提高解釋接收到的波形的精度，(iv)相對于限幅器電路在輸入/輸出電路中使用不同類型的設備和/或(v)在集成電路內實現。

本發明的各種實施例可以提供連續時間線性均衡器(ctle)電路，其被使用來補償多分支應用中的信道損耗和反射(諸如存儲器接口到數據總線)。ctle電路一般被設計為使得退出斷電狀況(進入通電狀況)可以導致參考電壓上的最小干擾。響應于斷電信號可以生成延遲的斷電信號。一般在參考電壓的源和ctle電路之間插入由延遲斷電信號控制的開關。該設計還可以限幅器級中使用核心電壓域和核心類型設備，其可以比在較高輸入/輸出(i/o)電壓域操作的i/o類型設備快。

參考圖1，顯示了示出多個示例電路50a-50n的圖示。在示例中，電路50a-50n可以實現為存儲器模塊(或板)。例如，存儲器模塊50a-50n可以實現為第四代雙倍數據率(ddr4)同步動態隨機存取 存儲器(sdram)模塊。存儲器模塊50a-50n可以包括多個塊(或電路)90a-90n、塊(或電路)100和/或各種其它塊、電路、引腳、連接器和/或跡線。電路90a-90n可以被配置為數據緩沖器。電路100可以被實現為寄存式時鐘驅動器(rcd)。在示例中，rcd電路100可以被實現為ddr4rcd電路。存儲器模塊50a-50n的組件的類型、布置和/或數量可以變化以滿足特定實現方式的設計標準。

存儲器模塊50a-50n被示出為連接到塊(或電路)20。電路20可以是存儲器控制器。電路20可以位于諸如計算引擎的其它設備中。不同連接器/引腳/跡線60可以實現為將存儲器模塊50a-50n連接到存儲器控制器20。在一些實施例中，連接器/引腳/跡線60可以是288引腳配置。在示例中，存儲器控制器20可以是計算機主板的組件。在另一個示例中，存儲器控制器20可以是微處理器的組件。在又一個示例中，存儲器控制器20可以是中央處理單元(cpu)的組件。

在示例中，連接器/引腳/跡線60中的一些可以是存儲器模塊50a-50n的部分并且連接器/引腳/跡線60中的一些可以是主板和/或存儲器控制器20的部分。存儲器模塊50a-50n可以被連接到計算機主板(例如，通過引腳、跡線和/或連接器60)以在計算設備的組件和存儲器模塊50a-50n之間傳輸數據。在示例中，存儲器控制器20可以被實現在主板的北橋(northbridge)上和/或被實現為微處理器(例如，intelcpu、amdcpu、armcpu等)的組件。可以根據特定實現方式的設計標準來變化存儲器控制器20的實現方式。

在各種實施例中，存儲器模塊50a-50n可以是ddr4sdram存儲器模塊。ddr4sdram模塊50a-50n可以具有每模塊512千兆字節(gb)、太字節或更高的存儲器模塊密度(例如，與ddr3中的每雙列直插式存儲模塊(dimm)128gb相比)。ddr4sdram存儲器模塊50a-50n可以在1.2-1.35伏(v)的電壓以800-2133兆赫(mhz)之間的頻率操作(例如，與在ddr3中1.5-1.65伏以400-1067mhz之間的頻率相比較)。在一些實施例中，存儲器模塊50a-50n可以實現為低電壓ddr4并且在1.05v操作。例如，與ddr3存 儲器相比，ddr4sdram存儲器模塊50a-50n可以實現節省35％的功率節省。ddr4sdram存儲器模塊50a-50n可以以2.13-4.26千兆傳輸每秒(gt/s)以及更高的速度(例如，相比于ddr3中0.8-2.13gt/s)來傳輸數據。可以根據特定實現的設計標準來變化存儲器模塊50a-50n的操作參數。

在示例中，存儲器模塊50a-50n可以兼容聯合電子設備工程會議(jedec)固態技術協會于2013年11月在弗吉尼亞阿靈頓發布的規范jesd79-4a中標題為“ddr4sdram”的ddr4規范。通過引用其全部內容將ddr4規范的合適部分并入此處。

存儲器模塊50a-50n可以實現為ddr4低負載dimm(lrdimm)或ddr4寄存式dimm(rdimm)。數據緩沖器90a-90n可以允許存儲器模塊50a-50n以ddr4lrdimm配置比便相比于ddr4rdimm以較高帶寬和/或較高容量操作(例如，在384gb容量，對于ddr4lrdimm為1333mt/s，相比于第一ddr4rdimm為1067mt/s)。例如，相比于ddr4rdimm配置，存儲器模塊50a-50n的ddr4lrdimm配置可以允許數據信號的提高的信號完整性、通過數據緩沖器90a-90n的更低的組件延遲和/或存儲器控制器20的更好的智能和/或后緩沖覺察。

參考圖2，顯示了示出存儲器模塊的框圖50a。存儲器模塊50a可以是存儲器模塊50b-50n的代表。示出了存儲器模塊50a與存儲器控制器20進行通信。存儲器控制器20被示為是塊(或電路)10的部分。電路10可以是與存儲器模塊50a通信的主板或其它電子組件或計算引擎。

存儲器模塊50a可以包括一個或多個塊(或電路)80a-80n和/或rcd電路100。電路80a-80n可以實現存儲器模塊50a的數據路徑。例如，數據路徑80a可以包括塊82a和/或數據緩沖器90a。數據路徑80b-80n可以具有相似的實現方式。電路82a-82n每個可以實現為存儲器信道。存儲器信道82a-82n中的每個信道可以包括多個塊(或電路)84a-84n。電路84a-84n可以實現為隨機存取存儲器(ram)芯 片。例如，ram芯片84a-84n可以實現易失性存儲器，諸如動態ram(dram)。在一些實施例中，ram芯片84a-84n可以物理地位于存儲器模塊50a-50n的電路板的兩側(例如，前和后)。可以根據特定實現方式的設計標準來變化存儲器模塊50a上的存儲器的容量。

存儲器控制器20可以生成信號(例如，clk)以及多個控制信號(例如，addr/cmd)。信號clk和/或信號addr/cmd可以被呈現給rcd電路100。數據總線30可以連接在存儲器控制器20和數據路徑80a-80n之間。存儲器控制器20可以生成和/或接收從數據總線30呈現/接收的數據信號(例如，dqa-dqn)。信號dqa-dqn可以被呈現給數據路徑80a-80n中的每個數據路徑。

rcd電路100可以被配置為與存儲器控制器20、存儲器信道82a-82n和/或數據緩沖器90a-90n進行通信。rcd電路100可以解碼從存儲器控制器20接收到的指令。例如，rcd電路100可以接收寄存器命令字(rcw)。在另一示例中，rcd電路可以接收緩沖器控制字(bcw)。rcd電路100可以被配置為訓練(train)dram芯片84a-84n、數據緩沖器90a-90n和/或存儲器控制器20之間的命令和地址線。例如，rcw可以從存儲器控制器20流向rcd電路100。rcw可以用于配置rcd電路100。

可以在lrdimm和rdimm配置中均使用rcd電路100。rcd電路100可以實現32位1:2命令/地址寄存器。rcd電路100可以支持高速總線(例如，rcd電路100和數據緩沖器90a-90n之間的bcom總線)。rcd電路100可以實現自動阻抗校準。rcd電路100可以實現命令/地址奇偶校驗。rcd電路100可以控制寄存器rcw回讀。rcd電路100可以實現1mhz內部集成電路(i²c)總線(例如，串行總線)。到rcd電路100的輸入可以是使用外部和/或內部電壓的偽差分。rcd電路100的時鐘輸出、命令/地址輸出、控制輸出和/或數據緩沖控制輸出可以以組來啟用并且以不同強度被獨立地驅動。

rcd電路100可以從存儲器控制器20接收信號clk和/或信號 addr/cmd。可以使用rcd電路100的各種數字邏輯組件來生成基于信號clk和/或信號addr/cmd和/或其它信號(例如，rcw)的信號。rcd電路100也可以被配置為生成一個信號(例如，clk’)以及多個信號(例如，addr’/cmd’)。例如，信號clk’可以是ddr4規范中的信號y_clk。信號clk’和/或信號addr’/cmd’可以被呈現給存儲器信道82a-82n中的每個存儲器信道。例如，信號clk’和/或信號addr’/cmd’可以在公共總線54上傳輸。rcd電路100可以生成一個或多個信號(例如，dbc)。信號dbc可以被呈現給數據緩沖器90a-90n。信號dbc可以在公共總線56(例如，數據緩沖控制總線)上傳輸。

數據緩沖器90a-90n可以被配置為從總線56接收數據。數據緩沖器90a-90n可以被配置為向總線30生成數據或從其接收數據。總線30可以包括跡線、引腳和/或存儲器控制器20和數據緩沖器90a-90n之間的連接。總線58可以承載數據緩沖器90a-90n和存儲器信道82a-82n之間的數據。數據緩沖器90a-90n可以被配置為緩存總線30和58上用于寫操作的數據(例如，從存儲器控制器20到相應的存儲器信道82a-82n傳輸的數據)。數據緩沖器90a-90n可以被配置為緩存總線30和58上用于讀操作的數據(例如，從相應的存儲器信道82a-82n到存儲器控制器20傳輸的數據)。

數據緩存區90a-90n可以以小單元(例如，4位半字節)與dram芯片84a-84n交換數據。在各種實施例中，dram芯片84a-84n可以布置在多組中(例如，兩組)。對于兩組/兩個dram芯片84a-84b的實現方式，每組可以包含單個dram芯片84a-84n。每個dram芯片84a-84b可以通過高半字節和低半字節連接到相應的數據緩沖器90a-90n。對于兩組/四個dram芯片84a-84d的實現方式，每組可以包含兩個dram芯片84a-84d。一組可以通過高半字節連接到相應的數據緩沖器90a-90n。另一組可以通過低半字節連接到相應的數據緩沖器90a-90n。對于兩組/八個dram芯片84a-84h的實現方式，每組可以包含dram芯片84a-84h中的四個。一組四個 dram芯片84a-84d可以通過高半字節連接到相應的數據緩沖器90a-90n。另一組四個dram芯片84e-84h可以通過低半字節連接到相應的數據緩沖器90a-90n。可以實現其它數量的組、其它數量的dram芯片以及其它數據單元大小來滿足特定實現方式的設計標準。

ddr4lrdimm配置可以降低大量的數據負載來提高從最大幾個(例如，四個)數據負載下降到單個數據負載的存儲器模塊的數據總線(例如，總線30)上的信號完整性。分布式數據緩沖器90a-90n可以允許ddr4lrdimm設計為與使用集中式存儲器緩沖器的ddr3lrdimm設計相比實現更短的i/o跡線長度。例如，連接到存儲器信道82a-82n的更短的短截線(stub)會導致不太明顯的信號反射(例如，提高的信號完整性)。在另一示例中，更短的跡線會導致延遲減小(例如，接近1.2納秒(ns)，比ddr3緩沖存儲器小50％的延遲)。在又一示例中，更短的跡線可以降低i/o總線的周轉時間。例如，在沒有分布式數據緩沖器90a-90n的情況下(例如，在ddr3存儲器應用中)，跡線將被敷設到集中定位的存儲器緩沖器，從而與圖2中示出的ddr4lrdimm的實現方式相比，增加了高達六英寸的跡線長度。

在一些實施例中，ddr4lrdimm配置可以實現數據緩沖器90a-90n中的九個。存儲器模塊50a-50n可以實現2毫米(mm)前側總線跡線和后側跡線(例如，連接器/引腳/跡線60)。通過數據緩沖器90a-90n的傳播延遲可以比通過ddr3存儲器緩沖器的延遲快33％(例如，導致延遲減小)。在一些實施例中，數據緩沖器90a-90n可以比用于ddr3應用中的數據緩沖器更小(例如，減小的面積參數)。

參考圖3，示出了rcd電路100的接收機部分的示例實現方式的圖示。接收機部分一般包括限幅器塊(或電路)102，電壓鉗位塊(或電路)104，參考電壓生成器塊(或電路)106以及ctle塊(或電路)108。ctle電路108一般插在輸入數據信號(例如，in)和采樣限幅器電路102之間。在各種實施例中，信號in可以代表信 號cmd中的命令、信號addr中的地址和/或從存儲器控制器20向rcd電路100傳輸的其它信息中的任何一項。

限幅器電路102可操作為將差分信號(例如，dpo和dno)轉換為單端信號(例如，out)。信號out可以承載在差分信號dpo和dno中接收到的信息的整形的版本。整形一般保持代表連續過渡之間的間隔中的信息的標稱值的信息的等級部分。限幅器電路102可以利用核心晶體管(例如，nmos晶體管)實現為輸入設備以獲得小建立時間和ck-q延遲。由ctle電路108生成的差分信號dpo和dno中的電壓電平一般不超出限幅器電路102中的核心晶體管的最大操作電壓。

電壓鉗位電路104可操作為鉗位(或限制)信號in中的電壓。電壓鉗位電路104一般包括配置為傳輸門的核心晶體管以及電壓生成器，該電壓生成器具有輸入/輸出電壓(或功率)域vddio(例如，1.2伏)的一部分(例如，約14/16)的輸出能力。生成的輸出電壓可以連接到核心晶體管的柵極以使得不管信號in中的電壓變得多高，電壓鉗位電路104可以限制差分信號中的輸入電壓(例如，inp、inn)為vddio的一部分以保護限幅器電路102。在一些實施例中，電壓鉗位電路104可以利用核心晶體管實現為在輸入/輸出電壓域vddio中工作。

參考電壓生成器電路106可操作為向ctle電路108的多個(例如，高達33個)拷貝提供信號vref中的固定參考電壓。在一些實施例中，信號vref可以生成為輸入/輸出電壓域vddio的一部分(例如，一半)。其它參考電壓可以生成為滿足特定實現方式的設計標準。在各種實施例中，可以基于占用信號vref的ctle電路108的數量來實現參考電壓生成器電路106的多個示例。

ctle電路108可以被配置為針對信號in中的信息增大數據眼圖高度并且改善寬度shmoo結果。由于信號in中的信息和參考電壓信號vref來自輸入/輸出電壓域vddio，ctle電路108一般位于輸入/輸出電壓域vddio之下。ctle電路108可以使用相對于核心 電壓域vddc(例如，0.9伏)相對較慢的輸入/輸出晶體管。由于時序標準，可以在限幅器電路102中使用由較低核心電壓域vddc驅動的相對較快的核心晶體管。ctle電路108一般被配置為針對限幅器電路102創建差分信號dpo和dno中適當的電壓擺動。

參考圖4，示出了ctle電路108和參考電壓生成器電路106的示例實現方式的示意。ctle電路108一般包括終端電路122、濾波器電路124、開關電路126以及延遲電路128。終端電路122和濾波器電路124可以接收輸入信號in。參考電壓信號vref可以從參考電壓生成器電路106傳輸到開關電路126。可以由開關電路126生成柵極電壓(例如，vinm)并將其傳輸到濾波器電路124。可以由延遲電路128從rcd電路100內的邏輯接收斷電(或供電控制)信號(例如，pd)。延遲電路128可以生成要被傳輸到開關電路126的差分延遲信號(例如，pdi和pdbi)。濾波器電路124可以生成差分信號dpo和dno。

參考電壓生成器電路106可以利用電阻器r7和r8實現為電阻分壓器電路。電阻分壓器一般為多個ctle電路108提供信號vref中的參考電壓。可以實現其它類型的參考電壓生成器以滿足特定應用的設計標準。

終端電路122可以為每個輸入信號in實現輸入總線終端(ibt)緩沖器電路。ibt電路122可以針對信號in的終端實現為電阻分壓器，分別具有對vddio幾百(例如，200)歐姆的有效阻抗和對地(例如，vss)幾百(例如，200)歐姆的有效阻抗。ibt電路122一般包括vddio和中心節點之間串聯的電阻器r1和晶體管q1以及vss和中心節點之間串聯的電阻器r2和晶體管q2。

濾波器電路124可以實現ctle濾波器電路。電路124一般形成放大器，其包括并聯路徑中的一對晶體管q3和q4以及一對相應的電流源i1和i2。負載電阻器r3和r4可以分別地連接到晶體管q3和q4。電阻器r5和晶體管q5可以向電阻器r3和r4提供共模功率。共模電阻器r5和晶體管q5一般將差分信號dpo和dno的 高電壓降低為針對限幅器電路102的合適范圍。電容器c4和電阻器r6可以在電流源i1和i2之間并聯連接以設置濾波器電路124的頻率特性。在各種實施例中，濾波器電路124可以充當負阻抗轉換器(nic)。電容器c1可以在晶體管q3的源極和柵極之間連接。可以關于晶體管q4的漏極、柵極和源極形成寄生電容c2和c3。

在示例中，由濾波器電路124執行的調整可以相對于差分信號dpo和dno的較低頻率分量提升高頻分量。信號dpo和信號dno之間的特定量的串擾(例如，噪聲)可能呈現對可能施加的提升的量的實際限制。濾波器電路124可以增加差分信號dpo和dno的幅度的量。可以增加幅度而不增加串擾和/或反射(例如，噪聲)的量。

開關電路126可以實現傳輸(或通過)門。開關電路126一般包括一對并聯連接的cmos晶體管。信號pdi可以由晶體管中的一個來接收并且信號pdbi可以由其它晶體管來接收。當由信號pdi和pdbi激活時(例如，接通)，開關電路126可以將信號vref耦合到信號vinm。當不激活時(例如，關斷)，開關電路126可以提供信號vref和信號vinm之間的高阻抗以阻止寄生電容c2和/或c3驅動信號vref至不適當的電壓。為了跟蹤在參考電壓側通過終端電路122從vddio電源耦合到數據輸入的噪聲，可以實現兩個電容器c5和c6以在中頻范圍復制來自輸入/輸出電壓域vddio的耦合效應。

開關電路126一般解決退出斷電時信號vref上的耦合效應。在沒有開關電路126的傳統ctle設計中，當ctle電路處于斷電狀況(或狀態)時，所有內部節點可以被拉至接地電平。當退出斷電時，在內部節點的電壓開始上升。由于來自多個ctle電路108的寄生電容(例如，電容c2和/或c3)，可以生成對信號vref的強耦合。耦合可能導致信號vref偏移理想值(例如，vddio/2)。耦合效應一般需要幾十納秒來逐漸消退。在消退期間，在耦合效應消除之前數據輸入與信號vref中的不適當電壓的比較會導致錯誤數據采樣。

延遲電路128可以實現串聯連接的多個(例如，4-8個拷貝)延遲級(例如，反相器)。可以由串聯中的最后一級生成中間信號pdi。可以由初始級接收信號pd。可以由串聯中的第二級至最后一級生成中間信號pdbi。可以實現其它類型的延遲電路以滿足特定應用的設計標準。

當退出斷電時，由于晶體管q4的柵極是浮置的，信號vinm的柵極電壓一般跟隨濾波器電路124的內部節點的上升。在短延遲之后，當內部節點和信號vinm中的電壓接近最后穩定電壓時，信號pdi和pdbi可以激活(例如，閉合)開關電路126并且連接信號vinm和信號vref。施加到信號vref的延遲的耦合效應可以被減小為可忽略的量。

參考圖5，顯示了退出斷電時示出對信號vref的耦合效應的仿真比較的圖示。曲線202可以表示低有效斷電信號pd。曲線204一般顯示沒有開關電路126的常見的ctle電路的信號vref。如圖204所示的，在退出斷電時，由常見的ctle電路創建了信號vref的顯著的上移(例如，大約17毫伏)。由于強耦合效應電壓移位會以緩慢速度落回原始電壓(例如，600毫伏)。曲線206一般顯示在延遲后耦合到ctle電路108的信號vref。在曲線206中，在信號pd從斷電狀況(例如，1.2伏)到通電狀況(例如，零伏)的過渡后，可以看到幾納秒的小波動(例如，約8毫伏)。波動一般迅速減退(例如，1納秒內)并且因此不會影響隨后的任何數據/參考電壓的比較和決定。

參考圖6，顯示了示出ctle電路108、通信信道以及帶有ctle電路108的通信信道的ac響應的圖示。曲線222可以示出信道響應。曲線224一般示出ctle電路108的響應。曲線226可以示出信道和ctle電路108的響應。

如曲線224所示的，ctle電路108一般相對于低頻增益實現高頻提升。提升可以在一定程度上補償關注頻率的信道損耗和反射。補償一般降低由于信道的插入損耗和回損導致的信號失真。

例如，以2400兆位每秒的ddr數據率，關注頻率可以是約600兆赫茲(mhz)，此處曲線222具有低谷。在關注頻率，與dc增益相比，信道曲線222一般顯示大約6.4db的損耗。考慮ctle電路108的均衡，如曲線226所示的，損耗會降低(例如，約1db損耗)。

在各種實施例中，限幅器電路102可以被設計為用輸入/輸出設備在輸入/輸出電壓域vddio中操作，用于與從濾波器電路124接收的信號相比較。在一些實施例中，濾波器電路124被設計為在核心電壓域vddc中操作以生成較低電壓信號。可以實現核心設備、核心電壓域vddc、輸入/輸出設備以及輸入/輸出電壓域vddio的其它組合以滿足特定應用的設計標準。

由于圖3示出了接收信息時在rcd電路100的環境中的ctle電路108，可以在其它位置、其它數據路徑和/或其它控制路徑實現ctle電路108的拷貝。在一些實施例中，ctle電路108的拷貝可以位于數據緩沖器電路90a-90n中以改進在寫周期期間從存儲器控制器20接收到的信號。在各種實施例中，ctle電路108的拷貝可以位于數據總線30的其它端以改進由存儲器模塊50a-50n生成并且由存儲器控制器20接收的各種信號。例如，存儲器控制器20可以包括ctle電路108的拷貝以均衡在讀周期期間從存儲器模塊50a-50n在信號dqa-dqn中發送的讀數據。ctle電路108的實例也可以在存儲器模塊50a-50n內的其它電路中實現。

圖1至4的圖示中示出的功能和結構可以使用傳統的通用處理器、數字計算機、微處理器、微控制器、分布式計算機資源和/或類似的計算機器中的一個或多個來設計、建模、模擬和/或仿真，根據本說明書的教導來程序化，這對本領域技術人員是清楚的。熟練的程序員基于本公開的教導可以容易的準備適合的軟件、固件、代碼、例程、指令、操作碼、微碼和/或編程模塊，這對本領域技術人員是清楚的。軟件一般嵌入一個介質或幾個介質中(例如，非暫態存儲介質)，并且可以由處理器中的一個或多個順序地或并行執行。

本發明的實施例可以以如下中的一個或多個來實現：asic(專 用集成電路)、fpga(現場可編程門陣列)、pld(可編程邏輯器件)、cpld(復雜可編程邏輯器件)、門海、assp(專用標準產品)和集成電路。可以基于一種或多種硬件描述語言實現電路。可以聯系閃存存儲器、非易失性存儲器、隨機存取存儲器、只讀存儲器、磁盤、軟盤，光盤(諸如dvd和dvdram)、磁光盤和/或分布式存儲系統來使用本發明的實施例。

盡管在ddr4應用的背景下描述了本發明的實施例，但是本發明不限于ddr4應用，而是可以應用于存在不同的傳輸線效應、串擾耦合效應、行波失真、相位改變、阻抗失配和/或線失衡的其它高數據率數字通信應用中。本發明解決了關于涉及高速通信、靈活的時鐘結構、指定的命令集和有損傳輸線的問題。可以期望下一代ddr提供更高速度、更靈活性、額外的命令和不同的傳播特性。本發明還適用于兼容現有的(舊的)存儲器規范或未來存儲器規范實現的存儲器系統。

雖然參考其優選實施例具體地示出和描述了本發明，但是本領域技術人員應當理解，在不脫離本發明的范圍的情況下，可以對本發明的形式和細節做出各種改變。