用于高性能、高容量帶寄存器的存儲(chǔ)器模塊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)部件的制作方法

背景技術(shù)：

計(jì)算存儲(chǔ)器系統(tǒng)通常由連接到一個(gè)或多個(gè)處理器的一個(gè)或多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dram)集成電路(本文中被稱為dram設(shè)備)組成。多個(gè)dram設(shè)備可以被布置在諸如雙列直插式存儲(chǔ)器模塊(dimm)的存儲(chǔ)器模塊上。dimm包括安裝在印刷電路板(pcb)上的一系列dram設(shè)備，并且通常被設(shè)計(jì)用于個(gè)人計(jì)算機(jī)、工作站、服務(wù)器等的使用。存在多種不同類型的存儲(chǔ)器模塊，包括：無(wú)緩存的dimm(udimm)，其中命令/地址和數(shù)據(jù)總線都直接附接到dram部件；帶寄存器的dimm(rdimm)，其中命令/地址總線被緩沖，但數(shù)據(jù)總線未被緩沖；和負(fù)載降低的dimm(lrdimm)，其中對(duì)于命令/地址總線以及數(shù)據(jù)總線兩者存在緩存芯片。一般而言，由于存儲(chǔ)器通道的電信號(hào)傳送性質(zhì)較差，存儲(chǔ)器通道的容量和帶寬要求越高，需要越多的緩沖以實(shí)現(xiàn)期望的性能。

隨著平滑縮小光刻特征尺寸，連續(xù)幾代的dram部件已經(jīng)出現(xiàn)在市場(chǎng)上。因此，每一代的設(shè)備存儲(chǔ)容量都已經(jīng)增加。隨著晶體管性能的提高，每一代都看到了接口的信號(hào)傳送速率增加。

不幸的是，一個(gè)未示出可比較改進(jìn)的存儲(chǔ)器系統(tǒng)設(shè)計(jì)的度量是單個(gè)存儲(chǔ)器通道可以支持的最大模塊數(shù)。隨著信號(hào)傳送速率的增加，最大模塊數(shù)逐漸減少。

這種減少的主要原因是在標(biāo)準(zhǔn)存儲(chǔ)器系統(tǒng)中使用的鏈路拓?fù)?。?dāng)更多的模塊被添加到系統(tǒng)時(shí)，信號(hào)傳送完整性降低，并且高速信號(hào)傳送變得越來(lái)越困難。當(dāng)以最大信號(hào)傳送速率運(yùn)行時(shí)，當(dāng)今的典型存儲(chǔ)器系統(tǒng)僅限于一個(gè)或兩個(gè)模塊。

某些未來(lái)的存儲(chǔ)器系統(tǒng)可能受限于以最高信號(hào)傳送速率在單個(gè)模塊上設(shè)備的單內(nèi)存區(qū)塊(rank)(或設(shè)備堆疊的單內(nèi)存區(qū)塊)。

附圖說(shuō)明

在附圖的圖中通過示例的方式而非限制的方式圖示了本公開內(nèi)容。

圖1是根據(jù)一個(gè)實(shí)施例的具有包含多個(gè)通道(其中每個(gè)通道具有2個(gè)dimm)的存儲(chǔ)器系統(tǒng)的四處理器計(jì)算系統(tǒng)的框圖。

圖2示出了根據(jù)一個(gè)實(shí)現(xiàn)的常規(guī)存儲(chǔ)器系統(tǒng)中的信號(hào)傳送鏈路的物理連接拓?fù)洹?/p>

圖3a是根據(jù)一個(gè)實(shí)施例的具有72×8dram的兩個(gè)存儲(chǔ)器模塊的rdimm存儲(chǔ)器系統(tǒng)的框圖。

圖3b是具有根據(jù)一個(gè)實(shí)施例的具有18×8dram的一個(gè)存儲(chǔ)器模塊和連續(xù)性模塊的rdimm存儲(chǔ)器系統(tǒng)的框圖。

圖4a-4c是根據(jù)各種實(shí)施例的具有不同數(shù)量的dram堆疊的rdimm的框圖。

圖5是根據(jù)一個(gè)實(shí)施例的具有在鏈中布置的多個(gè)dram堆疊的存儲(chǔ)器系統(tǒng)的框圖，其中dram部件包括兩個(gè)主dq接口。

圖6a-6b示出了根據(jù)一個(gè)實(shí)施例的被定向到具有兩個(gè)模塊存在的存儲(chǔ)器系統(tǒng)的讀取事務(wù)。

圖7a-7b示出了根據(jù)一個(gè)實(shí)施例的被定向到具有單個(gè)dram模塊和連續(xù)性模塊呈現(xiàn)的系統(tǒng)的讀取事務(wù)。

圖8a-8b示出了根據(jù)一個(gè)實(shí)施例的在相同模塊上的兩個(gè)dram堆疊之間的直接傳遞。

圖9a-9b示出了根據(jù)一個(gè)實(shí)施例的在不同模塊上的兩個(gè)dram堆疊之間的直接傳遞。

圖10示出了根據(jù)一個(gè)實(shí)施例的用于各種模塊和通道配置的由控制器部件看到的增量讀取延遲。

圖11示出了根據(jù)一個(gè)實(shí)施例的用于在主dram部件中的dqa接口和dqb接口之間的接收到發(fā)射路徑的附加細(xì)節(jié)。

圖12示出了根據(jù)一個(gè)實(shí)施例的與兩組波形的定時(shí)關(guān)系。

圖13a-13b示出了根據(jù)另一實(shí)施例的具有db緩沖區(qū)的存儲(chǔ)器模塊。

圖14a-14b示出了根據(jù)另一實(shí)施例的具有db緩沖區(qū)和半速率輔dq鏈路的存儲(chǔ)器模塊。

圖15a-15b示出了根據(jù)另一實(shí)施例的具有計(jì)時(shí)dq鏈路的兩個(gè)存儲(chǔ)器模塊。

圖16a-16b示出了根據(jù)另一實(shí)施例的具有計(jì)時(shí)dq鏈路的一個(gè)存儲(chǔ)器模塊。

圖17是根據(jù)一個(gè)實(shí)施例的dq緩沖區(qū)的寫入操作的定時(shí)圖。

圖18是根據(jù)另一實(shí)施例的dq緩沖區(qū)的寫入操作的定時(shí)圖。

圖19示出了根據(jù)一個(gè)實(shí)施例，圖17和圖18的定時(shí)示例可以組合在一起以在任意大的范圍上的dqs和ck域之間的自動(dòng)跟蹤漂移。

圖20示出了根據(jù)一個(gè)實(shí)施例的具有替代dq拓?fù)涞牧硪淮鎯?chǔ)器系統(tǒng)。

圖21示出了根據(jù)另一實(shí)施例的在其中單個(gè)dram模塊包含九個(gè)dram堆疊的系統(tǒng)配置。

圖22是根據(jù)一個(gè)實(shí)施例的具有布置在環(huán)中的、其中每個(gè)dram堆疊包括兩個(gè)數(shù)據(jù)接口的多個(gè)dram堆疊的存儲(chǔ)器模塊的框圖。

圖23是根據(jù)一個(gè)實(shí)施例的由圖22的存儲(chǔ)器模塊的讀取操作的定時(shí)圖。

圖24是根據(jù)另一實(shí)施例的具有被布置在線性鏈中的至少兩個(gè)組中的、其中每個(gè)dram堆疊包括兩個(gè)數(shù)據(jù)接口的多個(gè)dram堆疊的存儲(chǔ)器模塊的框圖。

圖25是根據(jù)另一實(shí)施例的由圖24的存儲(chǔ)器模塊的讀取操作的定時(shí)圖。

圖26是根據(jù)另一實(shí)施例的具有被布置在線性鏈中的至少兩個(gè)組中的、其中每個(gè)dram堆疊包括兩個(gè)數(shù)據(jù)接口多個(gè)dram堆疊的存儲(chǔ)器模塊2600的框圖。

圖27是根據(jù)一個(gè)實(shí)現(xiàn)的其中每個(gè)存儲(chǔ)器部件包括單個(gè)數(shù)據(jù)接口的存儲(chǔ)器部件的標(biāo)準(zhǔn)堆疊的框圖。

圖28是根據(jù)一個(gè)實(shí)現(xiàn)的其中每個(gè)存儲(chǔ)器部件包括兩個(gè)數(shù)據(jù)接口的存儲(chǔ)器部件的堆疊的框圖。

圖29是根據(jù)一個(gè)實(shí)施例的其中堆疊包括兩個(gè)數(shù)據(jù)接口并且每個(gè)存儲(chǔ)器部件包括一個(gè)數(shù)據(jù)接口的存儲(chǔ)器部件的堆疊的框圖。

圖30a根據(jù)另一實(shí)施例的其中堆疊包括兩個(gè)數(shù)據(jù)接口并且每個(gè)存儲(chǔ)器部件包括一個(gè)數(shù)據(jù)接口的存儲(chǔ)器部件的堆疊的框圖。

圖30b是根據(jù)一個(gè)實(shí)施例的具有兩個(gè)堆疊的存儲(chǔ)器模塊的側(cè)視圖，每個(gè)堆疊包括兩個(gè)數(shù)據(jù)接口并且每個(gè)存儲(chǔ)器部件包括一個(gè)數(shù)據(jù)接口。

圖31圖示出了根據(jù)一個(gè)實(shí)施例的通過過雙端口堆疊的通過路徑。

圖32圖示了根據(jù)一個(gè)實(shí)現(xiàn)的通過具有兩個(gè)數(shù)據(jù)接口的堆疊的通過路徑。

具體實(shí)施方式

本文描述的實(shí)施例描述了高性能、高容量的帶寄存器的內(nèi)存模塊(諸如帶寄存器的雙列直插式存儲(chǔ)器模塊(rdimm))的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dram)部件的技術(shù)。一個(gè)dram部件可以包括存儲(chǔ)器單元集合和引導(dǎo)邏輯(steeringlogic)。引導(dǎo)邏輯可以包括第一數(shù)據(jù)接口和第二數(shù)據(jù)接口。第一和第二數(shù)據(jù)接口以第一模式選擇性地耦合到控制器部件，并且第一數(shù)據(jù)接口以第二模式選擇性地耦合到控制器部件，并且第二數(shù)據(jù)接口以第二模式選擇性地耦合到第二dram部件。本文的其他實(shí)施例描述了具有用于高性能，高容量rdevim的堆疊動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dram)部件的雙端口裸片的技術(shù)。一個(gè)存儲(chǔ)器模塊可以包括模塊接口、連接在共享總線上的命令和地址(ca)接口、以及至少兩組堆疊的存儲(chǔ)器部件。存儲(chǔ)器部件的每一堆疊包括在線性鏈中利用點(diǎn)對(duì)點(diǎn)拓?fù)溥B接的兩個(gè)數(shù)據(jù)接口。第一組中的第一堆疊包括耦合到模塊接口的第一數(shù)據(jù)接口和耦合到第二組中的第二堆疊的第二數(shù)據(jù)接口。本文的其它實(shí)施例描述了高性能、高容量rdimm的dram部件的雙端口堆疊的技術(shù)。一種裝置包括包括至少兩個(gè)封裝接口的封裝基板和包括堆疊在封裝基板上的多個(gè)均勻存儲(chǔ)器部件的雙端口堆疊。雙端口堆疊的第一存儲(chǔ)器部件包括連接到封裝基板上的至少兩個(gè)封裝接口的第一封裝接口的第一外部數(shù)據(jù)接口和連接到雙端口堆疊中的所有其他存儲(chǔ)器部件的第一內(nèi)部數(shù)據(jù)接口。堆疊中的第二存儲(chǔ)器部件包括連接到封裝基板上的至少兩個(gè)封裝接口的第二封裝接口的第二外部數(shù)據(jù)接口以及連接到雙端口堆疊中的所有其他存儲(chǔ)器部件的第二內(nèi)部數(shù)據(jù)接口。

如上所述，當(dāng)更多的模塊被添加到存儲(chǔ)器系統(tǒng)時(shí)，信號(hào)傳送完整性可能降低，減少信號(hào)速率。因此，為了以最大信號(hào)速率工作，傳統(tǒng)的存儲(chǔ)器系統(tǒng)僅限于一個(gè)或兩個(gè)模塊。本文描述的實(shí)施例針對(duì)具有存儲(chǔ)器模塊的數(shù)量增加以及每個(gè)模塊的內(nèi)存區(qū)塊增加的存儲(chǔ)器系統(tǒng)。存儲(chǔ)器模塊的實(shí)施例可以使用具有稍微修改或者沒有修改的標(biāo)準(zhǔn)存儲(chǔ)器部件進(jìn)行構(gòu)建。存儲(chǔ)器部件的實(shí)施例可以被用在具有潛在信號(hào)傳送速率和容量限制的遺留存儲(chǔ)器系統(tǒng)以及具有較高信號(hào)傳送速率和容量的存儲(chǔ)器系統(tǒng)中。本文描述的實(shí)施例可以與標(biāo)準(zhǔn)錯(cuò)誤檢測(cè)和校正(edc)編碼兼容，包括標(biāo)準(zhǔn)(漢明)ecc比特編碼、標(biāo)準(zhǔn)“芯片殺死”符號(hào)編碼、或技術(shù)中的類似編碼，諸如技術(shù)、sddc，擴(kuò)展ecc，高級(jí)ecc和chipspare或跨多個(gè)存儲(chǔ)器芯片(即，集成電路裸片)擴(kuò)展位的類似技術(shù)。

在一個(gè)實(shí)施例中，dram部件可以包括一組存儲(chǔ)器單元和耦合到該組存儲(chǔ)器單元的引導(dǎo)邏輯。引導(dǎo)邏輯可以包括第一數(shù)據(jù)接口和第二數(shù)據(jù)接口。第一和第二數(shù)據(jù)接口以第一模式選擇性地耦合到控制器部件(例如，處理器的存儲(chǔ)器控制器)。在第二模式中，第一數(shù)據(jù)接口選擇性地耦合到控制器部件，并且第二數(shù)據(jù)接口選擇性地耦合到第二dram部件。第一模式可以是當(dāng)dram部件是在dimm中時(shí)，其被插入到邏輯存儲(chǔ)器系統(tǒng)，并且第二模式是當(dāng)dram部件是在dimm中時(shí)，其被插入到如本文所描述的改進(jìn)的存儲(chǔ)器系統(tǒng)。

在另一實(shí)施例中，存儲(chǔ)器模塊包括具有第一、第二和第三數(shù)據(jù)線集合以及第一和第二引腳集合的印刷電路板，第一引腳集合耦合到第一數(shù)據(jù)線集合，第二引腳集合耦合到第二數(shù)據(jù)線集合。第一dram部件可以位于印刷電路板上的第一位點(diǎn)，并且第二dram部件可以位于印刷電路板上的第二位點(diǎn)。第一dram部件包括耦合到第一數(shù)據(jù)線集合的第一數(shù)據(jù)接口和耦合到第三數(shù)據(jù)線集合的第二數(shù)據(jù)接口。第二dram部件包括耦合到第三數(shù)據(jù)線集合的第一數(shù)據(jù)接口和耦合到第二數(shù)據(jù)線的第二數(shù)據(jù)接口。

在另一實(shí)施例中，dram部件包括存儲(chǔ)器單元集合，諸如被組織為一個(gè)或多個(gè)存儲(chǔ)庫(kù)組的存儲(chǔ)器單元。dram部件還包括可以被配置為將數(shù)據(jù)引導(dǎo)到存儲(chǔ)器單元并引導(dǎo)來(lái)自存儲(chǔ)器單元的數(shù)據(jù)以及引導(dǎo)來(lái)自其他dram部件的數(shù)據(jù)的引導(dǎo)邏輯。在一個(gè)實(shí)施例中，引導(dǎo)邏輯包括耦合到第一數(shù)據(jù)鏈路集合的第一接收器、耦合到第一數(shù)據(jù)鏈路集合的第一傳送器、耦合到第二數(shù)據(jù)鏈路集合的第二接收器、以及耦合到第二數(shù)據(jù)鏈路集合的第二傳送器。引導(dǎo)邏輯還包括多個(gè)多路復(fù)用器以促進(jìn)dram部件的三個(gè)數(shù)據(jù)鏈路集合之間的數(shù)據(jù)路徑。在一個(gè)示例中，引導(dǎo)邏輯還包括具有耦合到第一傳送器的輸出的第一多路復(fù)用器、具有耦合到第二傳送器的輸出的第二多路復(fù)用器、第三多路復(fù)用器、具有耦合到第一多路復(fù)用器的輸入和第二多路復(fù)用器的輸入的輸出的第四多路復(fù)用器、具有耦合到存儲(chǔ)器單元集合的輸出的第五多路復(fù)用器、以及耦合到第三數(shù)據(jù)鏈路集合的輸出的第六多路復(fù)用器。第一接收器耦合到第二多路復(fù)用器的輸入并耦合到第三多路復(fù)用器的輸入。第二接收器耦合到第一多路復(fù)用器的輸入并耦合到第三多路復(fù)用器的輸入。第三多路復(fù)用器的輸出耦合到第五多路復(fù)用器的輸入，并且耦合到第六多路復(fù)用器的輸入。第三數(shù)據(jù)鏈路集合耦合到第五多路復(fù)用器的輸入并耦合到第四多路復(fù)用器的輸入。存儲(chǔ)器單元集合耦合到第四多路復(fù)用器的輸入并耦合到第六多路復(fù)用器的輸入。

在另一實(shí)施例中，存儲(chǔ)器模塊包括具有第一數(shù)據(jù)線集合、第二數(shù)據(jù)線集合和第三數(shù)據(jù)線集合以及第一引腳集合和第二引腳集合的印刷電路板(pcb)，第一引腳被耦合到第一數(shù)據(jù)線路集合。存儲(chǔ)器模塊包括位于pcb上的第一位點(diǎn)處的第一dram部件堆疊，位于pcb上的第二位點(diǎn)處的第二dram部件堆疊、位于pcb上的第三位點(diǎn)處的第三dram部件堆疊、以及位于pcb上的第四位點(diǎn)處的第四dram部件堆疊。第一dram部件堆疊包括耦合到第一數(shù)據(jù)線路集合的第一數(shù)據(jù)接口和耦合到第二數(shù)據(jù)線路集合的第二數(shù)據(jù)接口。第二dram部件堆疊包括耦合到第二數(shù)據(jù)線路集合的第一數(shù)據(jù)接口和耦合到第三數(shù)據(jù)線路集合的第二數(shù)據(jù)接口。第三dram部件堆疊包括耦合到第三數(shù)據(jù)線路集合的第一數(shù)據(jù)接口和耦合到第四數(shù)據(jù)線路集合的第二數(shù)據(jù)接口。第四堆疊的dram部件包括耦合到第四數(shù)據(jù)線集合的第一數(shù)據(jù)接口。

如本文所使用的dram堆疊包括在存儲(chǔ)器模塊上的單個(gè)位置中堆疊在一個(gè)或多個(gè)封裝中堆疊的一個(gè)或多個(gè)dram裸片。在通常的單裸片封裝(sdp)實(shí)施例中，dram堆疊僅包括一個(gè)dram裸片和一個(gè)封裝。備選實(shí)施例可以包括容納多個(gè)dram裸片的堆疊的單個(gè)封裝，例如具有硅通孔(tsv)連接的3ds裸片堆疊或在單個(gè)封裝中具有兩個(gè)dram裸片的雙裸片封裝(ddp)。

在另一實(shí)施例中，存儲(chǔ)器封裝包括封裝基板，封裝基板包括至少兩個(gè)數(shù)據(jù)接口和堆疊在封裝基板上的存儲(chǔ)器部件堆疊。堆疊的存儲(chǔ)器部件是同構(gòu)的。存儲(chǔ)器部件中的每一個(gè)包括連接到堆疊的存儲(chǔ)器部件的子集的外部數(shù)據(jù)接口和連接到堆疊的所有存儲(chǔ)器部件的內(nèi)部數(shù)據(jù)接口。至少兩個(gè)存儲(chǔ)器部件的外部數(shù)據(jù)接口耦合到封裝基板上的至少兩個(gè)數(shù)據(jù)接口?？梢酝ㄟ^最頂層的裸片或最底層的裸片作為主數(shù)據(jù)接口(這里也稱為外部數(shù)據(jù)接口)來(lái)對(duì)堆疊中的任何存儲(chǔ)器部件進(jìn)行數(shù)據(jù)訪問。堆疊可以將數(shù)據(jù)從主接口中的第一主接口通過輔接口傳遞到主接口中的第二主接口。此上下文中的輔接口也可稱為內(nèi)部接口。如本文所述的內(nèi)部接口可以不耦合到封裝，并且主接口用于耦合到外部部件。

圖1是根據(jù)一個(gè)實(shí)施例的具有包含多個(gè)通道的存儲(chǔ)器系統(tǒng)的四處理器計(jì)算系統(tǒng)100的框圖，其中每個(gè)通道具有2個(gè)dimm。計(jì)算系統(tǒng)100包括四個(gè)處理器插槽，其中每個(gè)插槽包含多個(gè)存儲(chǔ)器通道。在所描繪的實(shí)施例中，每個(gè)通道包括兩個(gè)dimm102。在該計(jì)算系統(tǒng)中，dimm102可以是在命令/地址通道上具有緩沖區(qū)(這些命令/地址緩沖區(qū)通常被稱為“rcd”芯片)，但是在數(shù)據(jù)總線上沒有緩沖區(qū)(數(shù)據(jù)總線緩沖芯片通常被稱為“db緩沖區(qū)”)，并且被布置在可以達(dá)到信號(hào)速率高達(dá)每dq信號(hào)6.4gb/s的“點(diǎn)到點(diǎn)”dq拓?fù)?下面將要詳細(xì)討論)中的rdimm。該架構(gòu)允許每通道兩個(gè)插槽的最大模塊容量(2spc)。2spc可以使用每個(gè)通道1dimm(1dpc)或每通道兩個(gè)dimm(2dpc)的dimm進(jìn)行填充(populated)。每個(gè)dram芯片的最小dq鏈路粒度(其中每個(gè)芯片包含兩個(gè)或更多個(gè)dram裸片的3d“堆疊”)可以是四(即，每個(gè)dram的寬度為“x4”；x4dq鏈路粒度也稱為“半字節(jié)(nibble)”)。這種粒度是存儲(chǔ)器系統(tǒng)使用的計(jì)時(shí)的結(jié)果。具有伴隨每組四個(gè)dq鏈路的定時(shí)鏈路dqs(例如，具有兩個(gè)互連線的差分選通(strobe))。定時(shí)鏈路dqs也可以被認(rèn)為是數(shù)據(jù)選通鏈路。在兩個(gè)dram堆疊之間劃分dq半字節(jié)是不可能的；四個(gè)鏈路(加上定時(shí)選通)必須連接到同一個(gè)dram堆疊。

在一個(gè)實(shí)施例中，dimm102包括具有第一數(shù)據(jù)線路集合、第二數(shù)據(jù)線路集合和第三數(shù)據(jù)線路集合以及第一引腳集合和第二引腳集合的印刷電路板，第一引腳集合耦合到第一數(shù)據(jù)線路集合，第二引腳集合耦合到第二數(shù)據(jù)線路集合。dimm102的位于印刷電路板上的第一位點(diǎn)(site)的第一dram部件包括耦合到第一數(shù)據(jù)線路集合的第一數(shù)據(jù)接口和耦合到第三數(shù)據(jù)線路集合的第二數(shù)據(jù)接口。位于印刷電路板上第二位點(diǎn)的第二dram部件包括耦合到第三數(shù)據(jù)線路集合的第一數(shù)據(jù)接口和耦合到第二數(shù)據(jù)線路集合的第二數(shù)據(jù)接口。第一數(shù)據(jù)接口可以被布置成第一半字節(jié)，并且第二數(shù)據(jù)接口可以被布置成第二半字節(jié)，第一半字節(jié)和第二半字節(jié)各自包括相應(yīng)的定時(shí)鏈路，例如數(shù)據(jù)選通鏈路。

在另一實(shí)施例中，dimm102包括暫存時(shí)鐘驅(qū)動(dòng)器(rcd，registeredclockdriver)部件。印刷電路板包括第一ca線路集合和第二ca線路集合和耦合到第一ca線路集合的第四引腳集合。第二ca線路集合耦合在rcd部件和第一位點(diǎn)之間以及rcd部件和第二位點(diǎn)之間。

在一個(gè)實(shí)現(xiàn)中，第一dram部件是第一位點(diǎn)處的第一dram堆疊的一部分，并且第二dram部件是第二位點(diǎn)處的第二dram堆疊的一部分。第一dram堆疊可以包括主dram部件和多個(gè)輔dram部件。第二dram堆疊包括主dram部件和多個(gè)第二dram部件。

在另一實(shí)現(xiàn)中，dimm102包括位于印刷電路板上的第三位點(diǎn)處的第三dram堆疊和位于印刷電路板上的第四位點(diǎn)處的第四dram堆疊。第一dram堆疊、第二dram堆疊、第三dram堆疊和第四dram堆疊可以連接在第一引腳集合和第二引腳集合之間的鏈中。第三dram堆疊可以包括具有耦合到第三數(shù)據(jù)線路集合的第一子集的第一數(shù)據(jù)接口和耦合到第三數(shù)據(jù)線路集合的第二子集的第二數(shù)據(jù)接口的第三dram部件。第四dram堆疊可以包括具有耦合到第三數(shù)據(jù)線路集合的第三子集的第一數(shù)據(jù)接口和耦合到第三數(shù)據(jù)線路集合的第四子集的第二數(shù)據(jù)接口的第四dram部件。該實(shí)現(xiàn)還可以包括如上所述的rcd部件、ca線和引腳。

在一個(gè)實(shí)現(xiàn)中，在寫入操作期間，第一數(shù)據(jù)接口被配置為接收數(shù)據(jù)，并且第二數(shù)據(jù)接口被配置為重發(fā)射數(shù)據(jù)。這可以用于多內(nèi)存區(qū)塊寫入操作。在讀取操作期間，第二數(shù)據(jù)接口被配置為接收數(shù)據(jù)，并且第一數(shù)據(jù)接口被配置為重發(fā)射數(shù)據(jù)。這可以用于多內(nèi)存區(qū)塊讀取操作。

在一個(gè)實(shí)現(xiàn)中，dram部件包括組成第一存儲(chǔ)庫(kù)(bank)組和第二存儲(chǔ)庫(kù)組的存儲(chǔ)器單元集合。第一數(shù)據(jù)接口可以訪問第一存儲(chǔ)庫(kù)組或第二存庫(kù)儲(chǔ)組中的至少一個(gè)。在另一實(shí)現(xiàn)中，dram部件包括被組織為單個(gè)組的存儲(chǔ)器單元集合。

在一個(gè)實(shí)施例中，dimm102的dram部件包括存儲(chǔ)器單元集合和耦合到該存儲(chǔ)器單元集合的引導(dǎo)邏輯。引導(dǎo)邏輯包括第一數(shù)據(jù)接口和第二數(shù)據(jù)接口。第一數(shù)據(jù)接口和第二數(shù)據(jù)接口以第一模式選擇性地耦合到控制器部件。在第二模式中，第一數(shù)據(jù)接口選擇性地耦合到控制器部件，并且第二數(shù)據(jù)接口被選擇性地耦合到第二dram部件。在一個(gè)實(shí)施例中，第一數(shù)據(jù)接口被布置成第一半字節(jié)，并且第二數(shù)據(jù)接口被布置成第二半字節(jié)，第一半字節(jié)和第二半字節(jié)各自包括相應(yīng)的定時(shí)鏈路。

在另一實(shí)施例中，第一dram部件是第一dram堆疊的一部分，第二dram部件是第二dram堆疊的一部分。在另一實(shí)施例中，引導(dǎo)邏輯包括選擇性地耦合到第一數(shù)據(jù)接口和第二數(shù)據(jù)接口的第三數(shù)據(jù)接口。第三數(shù)據(jù)接口耦合到第一dram堆疊中的通過硅通孔(tsv)鏈路集合，用于向第一dram堆疊的輔dram部件的寫入操作或從第一dram堆疊的輔dram部件的讀取操作。在另一實(shí)施例中，第一dram部件是第一dram堆疊的主dram部件，第二dram部件是第二dram堆疊的另一主dram部件或第二dram堆疊的輔dram部件中的至少一個(gè)。在另一實(shí)施例中，第一dram部件是dram堆疊的輔dram部件，并且第二dram部件是dram堆疊的主dram部件或另一輔dram部件中的至少一個(gè)。

下面關(guān)于圖3-20更詳細(xì)地描述dimm102和dimm102的dram部件，在對(duì)標(biāo)準(zhǔn)存儲(chǔ)器系統(tǒng)的以下描述之后。

標(biāo)準(zhǔn)系統(tǒng)中的鏈路拓?fù)?/u>

圖2示出了根據(jù)一個(gè)實(shí)施方式的傳統(tǒng)存儲(chǔ)器系統(tǒng)200中的rdimm202的信號(hào)傳送鏈路的物理連接拓?fù)?。信?hào)傳送鏈路可以被認(rèn)為是高速信號(hào)鏈路。有兩類鏈路：ca(控制地址)鏈路和dq(數(shù)據(jù))鏈路。這些信號(hào)可以由諸如圖1的處理器中的一個(gè)上的存儲(chǔ)器控制器的控制器部件204發(fā)射(并在dq鏈路的情況下被接收)。這些信號(hào)通常由rdimm202的緩沖器部件接收(并且在dq鏈路的情況下被發(fā)射)。rdimm202可以使用緩沖區(qū)部件206來(lái)從控制器部件接收主ca鏈路。在主ca鏈路上接收到的ca信息可以以較小的延遲(推遲)成本在輔ca鏈路上重發(fā)射。在該實(shí)現(xiàn)中，dq鏈路不被緩沖，并且主dq鏈路從控制器部件通過模塊插槽連接到dram部件208。

在一個(gè)實(shí)現(xiàn)中，dram部件208被組裝成高密度3d堆疊(使用“硅通孔”(“tsv”)連接進(jìn)行堆疊內(nèi)裸片(die)到裸片互連)，如所圖示的。dq鏈路耦合到最底層的dram部件，并且該主dram將dq信息重發(fā)射到到輔dram部件的tsv鏈路上(諸如在寫操作期間)。在讀取操作的情況下，來(lái)自所選輔dram的tsv鏈路上的dq信息由主dram接收并重發(fā)射給控制器部件204。在一些實(shí)現(xiàn)中，tsv鏈路通過硅通孔技術(shù)實(shí)現(xiàn)。這也稱為3d裸片堆疊。通常，tsv鏈路可以以比主鏈路更低的信號(hào)傳送速率操作，但是具有更多鏈路，因此帶寬匹配。

在圖2中，假設(shè)主dq鏈路以最高可能的信號(hào)傳送速率進(jìn)行操作。這最大化通過x72dq通道可用于控制器部件204的數(shù)據(jù)帶寬。只有通過點(diǎn)對(duì)點(diǎn)互連拓?fù)洳拍軐?shí)現(xiàn)最高的dq信號(hào)速率。在沒有本文描述的一些實(shí)施例的優(yōu)點(diǎn)的情況下，這將將存儲(chǔ)器通道限制為單個(gè)模塊，其中在模塊202上的dram堆疊的單個(gè)內(nèi)存區(qū)塊(rank)，其中dram容量為"n*#ofdram堆疊"，其中“n”是3d堆疊中dram裸片的數(shù)量。

如本文所述，對(duì)于每個(gè)dram堆疊的最小dq鏈路粒度可以是四(x4)或半字節(jié)。這種粒度是由存儲(chǔ)系統(tǒng)使用的計(jì)時(shí)的結(jié)果。存在伴隨每組四個(gè)dq鏈路的定時(shí)鏈路dqs(例如，具有兩個(gè)互連線的差分選通)。在這種實(shí)現(xiàn)中，不可能在兩個(gè)dram堆疊之間劃分dq半字節(jié)。也就是說(shuō)，四個(gè)鏈路(加上定時(shí)選通)必須連接到同一個(gè)dram堆疊。

點(diǎn)對(duì)點(diǎn)dq拓?fù)浜蛒4dq粒度的兩個(gè)約束允許x72dq通道以最大信號(hào)傳送速率連接到僅18個(gè)dram堆疊。如果更多的內(nèi)存模塊被添加到通道，或者更多的內(nèi)存區(qū)塊被添加到模塊中，則可能需要減少信號(hào)傳送速率。

一些常規(guī)的存儲(chǔ)器系統(tǒng)可以在存儲(chǔ)器模塊上的dq鏈路的路徑中使用緩沖區(qū)部件。這些稱為lrdimm(負(fù)載減少-雙列直插式存儲(chǔ)器模塊)。這些模塊可以在模塊上支持更多dram堆疊的內(nèi)存區(qū)塊，但是由于內(nèi)存模塊上的額外的緩沖區(qū)部件具有更高的制造成本。rdimm的容量性能折衷限制了內(nèi)存系統(tǒng)設(shè)計(jì)者。本文描述的高性能、大容量帶寄存器的內(nèi)存模塊的實(shí)施例可以解決或減少該問題，并且可以以最高可能的信號(hào)傳送速率提供顯著更高的存儲(chǔ)容量。

具有高性能、大容量帶寄存器的存儲(chǔ)器模塊的存儲(chǔ)器系統(tǒng)

圖3a是根據(jù)一個(gè)實(shí)施例的具有兩個(gè)具有72×8dram的存儲(chǔ)器模塊的rdimm存儲(chǔ)器系統(tǒng)300的框圖。如下所述，rdimm存儲(chǔ)器系統(tǒng)300的物理連接拓?fù)渑c常規(guī)存儲(chǔ)器系統(tǒng)200的物理連接拓?fù)洳煌?。信?hào)傳送鏈路可以被認(rèn)為是高速信號(hào)鏈路。有兩類鏈路：ca(控制地址)鏈路和dq(數(shù)據(jù))鏈路。這些信號(hào)可以由諸如圖1的處理器中的一個(gè)上的存儲(chǔ)器控制器的控制器部件304發(fā)射(并接收，在dq鏈路的情況下)。這些信號(hào)通常被rdimm302的緩沖區(qū)部件接收(并發(fā)射，在dq鏈路的情況下)。rdimm302可以使用緩沖區(qū)部件306來(lái)從控制器部件接收主ca鏈路。在主ca鏈路上接收到的ca信息可以以較小的延遲(推遲)成本在輔ca鏈路上被重發(fā)射。在該實(shí)現(xiàn)中，dq鏈路不被緩沖，并且主dq鏈路從控制器部件304通過模塊插槽連接到dram部件308。

在一個(gè)實(shí)現(xiàn)中，如圖所示，將dram部件308組裝成如所述的高密度tsv(通過硅片通道)堆疊。dq鏈路耦合到最底層的dram部件，并且該主dram將dq信息重新發(fā)射到到輔dram部件的tsv鏈路上(例如，在寫操作期間)。在讀取操作的情況下，來(lái)自所選擇的輔dram的tsv鏈路上的dq信息由主dram接收并被重發(fā)射給控制器部件304。在一些實(shí)現(xiàn)中，tsv鏈路通過如本文所述的硅通孔技術(shù)或3d裸片堆疊來(lái)實(shí)現(xiàn)。

在圖3a中，假設(shè)主dq鏈路以最高可能的信號(hào)傳送速率進(jìn)行操作。這最大化通過x72dq通道可用于控制器部件204的數(shù)據(jù)帶寬。與在單個(gè)模塊中需要dram堆疊的單內(nèi)存區(qū)塊以獲得最高dq信號(hào)速率的傳統(tǒng)存儲(chǔ)器系統(tǒng)200不同，rdimm存儲(chǔ)器系統(tǒng)300包括點(diǎn)對(duì)點(diǎn)互連拓?fù)?，其中四個(gè)dram堆疊被布置在鏈中。如本文所述，每個(gè)dram堆疊的最小dq鏈路粒度可以是四(x4)，也稱為具有定時(shí)鏈路dqs(例如，具有兩個(gè)互連線的差分選通)的半字節(jié)，其伴隨每組四個(gè)dq鏈路。

rdimm存儲(chǔ)器系統(tǒng)300的容量可以通過三種修改(包括向dram部件308添加第二dq半字節(jié)接口的第一修改)以最高可能的信號(hào)傳送速率增加4倍。第二dq半字節(jié)接口連接到四個(gè)dq鏈路和dqs定時(shí)鏈路(具有兩條導(dǎo)線的差分信號(hào))。該接口的一個(gè)實(shí)施例的細(xì)節(jié)在下面關(guān)于圖5進(jìn)行描述。在一個(gè)實(shí)施例中，dram部件308的第一接口或第二接口可以連接到控制器部件304以及第一接口或第二接口接口可以連接到印刷電路板上在另一設(shè)備位點(diǎn)的另一dram堆疊中的另一dram部件308。此外，第一接口或第二接口可以用于訪問dram內(nèi)核(例如，dram部件的存儲(chǔ)器單元集合)。這兩個(gè)接口也可以被用于傳遞與其連接的另一dram的數(shù)據(jù)。

在圖3a中，每四個(gè)dram堆疊集合以環(huán)形連接，其中第一dram堆疊和最后一個(gè)dram堆疊連接到模塊插槽。

通過改變主dq半字節(jié)組的互連模式的第二修改，rdimm存儲(chǔ)器系統(tǒng)300的容量可以以最高可能的信號(hào)傳送速率增加4倍。圖3a圖示了這用于一對(duì)半字節(jié)組，但是另外八對(duì)半字節(jié)組具有完全相同的模式。

兩個(gè)半字節(jié)組在控制器部件304處被指定為dqu310和dqv312。用于四個(gè)dq鏈路和差分dqs鏈路的點(diǎn)對(duì)點(diǎn)互連線經(jīng)由主板基板從控制器接口連接到模塊插槽。兩個(gè)半字節(jié)組連接到不同的模塊插槽。第三半字節(jié)組被指定為dqt314，主板上對(duì)應(yīng)的互連線連接在兩個(gè)模塊插槽之間。該主板線路圖可以允許兩個(gè)模塊302、316由控制器部件304并行訪問。該訪問由dqu和dqv半字節(jié)組310、312進(jìn)行。在該配置示例中將不使用dqt半字節(jié)組314。

通過將主ca鏈路改變?yōu)辄c(diǎn)到點(diǎn)拓?fù)涞牡谌薷模瑀dimm存儲(chǔ)器系統(tǒng)300的容量可以以最高可能的信號(hào)傳送速率增加4倍。這是可能的，因?yàn)檎５亩喾种負(fù)涫褂玫拇鎯?chǔ)器系統(tǒng)被迫以較低的信號(hào)傳送速率操作。也就是說(shuō)，單個(gè)多點(diǎn)ca總線可以被兩個(gè)點(diǎn)對(duì)點(diǎn)ca總線替代，兩個(gè)點(diǎn)對(duì)點(diǎn)ca總線每個(gè)是一半寬度，并以兩倍的信號(hào)傳送速率運(yùn)行。這些兩個(gè)點(diǎn)對(duì)點(diǎn)總線在圖3a中標(biāo)示為cax318和cay320。

改進(jìn)的模塊-系統(tǒng)示例lxb

圖3b是根據(jù)一個(gè)實(shí)施例的具有一個(gè)具有18×8個(gè)dram的存儲(chǔ)器模塊352和連續(xù)性模塊366的rdimm存儲(chǔ)器系統(tǒng)350的框圖。在該實(shí)施例中，在第一插槽中存在單個(gè)dram模塊352。第二插槽由連續(xù)性模塊366占據(jù)。針對(duì)每個(gè)半字節(jié)組對(duì)，連續(xù)性模塊366將dqt半字節(jié)組314連接到dqu半字節(jié)組310。cay鏈路320未連接在連續(xù)性模塊366中，而cax鏈路318連接到rcd部件356。rimim352包含與圖3a中的rdimm302一半一樣多的dram堆疊。這圖示了利用上面關(guān)于圖3a描述的三個(gè)修改可能的容量范圍。由于可以填充通道插槽的模塊的數(shù)量，在本實(shí)施例中可以實(shí)現(xiàn)2x的容量系數(shù)。在另一實(shí)施例中，通過改變模塊上的dram堆疊的數(shù)量，可以實(shí)現(xiàn)4x的另一容量系數(shù)。具有9個(gè)dram堆疊的模塊被示出在圖4c中。

應(yīng)當(dāng)注意，主dq和主ca鏈路可以在整個(gè)容量范圍內(nèi)利用點(diǎn)到點(diǎn)拓?fù)?。這樣允許獨(dú)立于性能來(lái)調(diào)整通道容量。

模塊概要

圖4a-4c是根據(jù)各種實(shí)施例的具有不同數(shù)量的dram堆疊的rdimm的框圖。

圖4a示出了具有三十六個(gè)dram堆疊的rdimm400。圖4b示出了具有十八個(gè)dram堆疊的rdimm410。圖4c示出了具有九個(gè)dram堆疊的rdimm420。這種配置可以在模塊上dram堆疊的捆綁中提供額外的靈活性。在其他實(shí)現(xiàn)中，可以修改內(nèi)部dram設(shè)計(jì)，使得具有九個(gè)dram堆疊的單個(gè)模塊可以向控制器部件提供完整的數(shù)據(jù)帶寬。這種修改可能會(huì)給dram增加一些成本，但可能會(huì)增加額外的2x容量范圍。關(guān)于圖20更詳細(xì)地描述該修改。

dram接口細(xì)節(jié)

圖5是根據(jù)一個(gè)實(shí)施例的具有在鏈中布置的多個(gè)dram堆疊的存儲(chǔ)器系統(tǒng)500的框圖，其中dram部件包括兩個(gè)主dq接口。存儲(chǔ)器系統(tǒng)500包括36個(gè)設(shè)備堆疊，其中四個(gè)在圖5中示出。每個(gè)dram堆疊508包括主dram部件和七個(gè)輔dram部件。環(huán)中的第一dram堆疊508的主dram502經(jīng)由第一接口510(也稱為第一dq半字節(jié)接口)耦合到第一半字節(jié)組dqu310。第二接口512耦合到另一dram堆疊中的第二dram部件(在該實(shí)現(xiàn)中在環(huán)中的第二dram堆疊)。環(huán)中的最后一個(gè)dram堆疊508中的主dram502經(jīng)由環(huán)中主dram部件的第二接口512(也稱為第二dq半字節(jié)接口)耦合到第二半字節(jié)組dqt312。在其他實(shí)施例中，環(huán)或鏈可以包括更多或更少的dram堆疊的位點(diǎn)，諸如本文所述的兩個(gè)dram堆疊。應(yīng)當(dāng)注意，在模塊部分視圖中，兩個(gè)dram堆疊通過一個(gè)接口連接到插槽連接，并且(在圖5的左上方)，dram堆疊之一通過一個(gè)接口連接到插槽連接，并且通過第二接口連接到另一dram堆疊。例如，第一dram堆疊經(jīng)由模塊插槽和第二dram堆疊連接到存儲(chǔ)器控制器部件，并且第二dram堆疊連接到第三dram堆疊。第三dram堆疊連接到第四dram堆疊，并且第四dram堆疊經(jīng)由存儲(chǔ)器插槽連接到存儲(chǔ)器控制器。

主dram部件的第一接口510和第二接口512支持上述系統(tǒng)示例。兩個(gè)dq半字節(jié)接口510、512在主dram部件上標(biāo)記為dqa和dqb。每個(gè)接口連接到四個(gè)外部dq鏈路和一個(gè)dqs定時(shí)鏈路(通常連接到兩個(gè)外部電線的差分信號(hào))。

在一些實(shí)現(xiàn)中，dram堆疊的主dram上的兩個(gè)接口可以是相同的，并且可以被編程或以其它方式配置有靜態(tài)控制寄存器字段或者使用一些等效的技術(shù)。這種靜態(tài)配置方法可以允許以非對(duì)稱方式連接相同的dram堆疊。在其他實(shí)現(xiàn)中，drams可以被特別地制造為主部件或輔部件。

如圖5左下方的分解圖所示，dram堆疊508中的一個(gè)包括與七個(gè)輔dram504堆疊的主dram502。在其他實(shí)現(xiàn)中，其他堆疊配置是可能的。主dram502和輔dram504與tsv總線集合514連接。這些tsv總線514通常比主總線更寬和更慢。它們通過tsv(硅通孔)技術(shù)或一些等效的方法物理地實(shí)現(xiàn)。這些tsv總線包括用于數(shù)據(jù)(tsvdq)和命令地址(tsvca)(未被單獨(dú)圖示出)的鏈路。

在該實(shí)現(xiàn)中，輔dram504通常具有一對(duì)主dq半字節(jié)接口和主ca接口，其全部由控制寄存器字段禁用。主dram502具有一對(duì)主dq半字節(jié)接口510、512和主ca接口516，它們都由控制寄存器字段啟用。這些主接口510、512、516連接到tsv接口522。這些接口的這些連接細(xì)節(jié)在圖5的右側(cè)的分解圖中被示出。

dram部件(在圖5的右側(cè)的分解圖中圖示的主部件)包括存儲(chǔ)器單元集合，諸如一個(gè)或多個(gè)存儲(chǔ)庫(kù)518和引導(dǎo)邏輯520。在一個(gè)實(shí)施例中，引導(dǎo)邏輯提供主接口510、512和516之間的路徑和連接。dqa和dqb接口510、512各自包含用于四個(gè)dq鏈路的接收器521和傳送器522。這些接口的附加細(xì)節(jié)在本文中被描述。

每個(gè)接口的接收器521可以連接到另一接口的傳送器522，以允許數(shù)據(jù)通過主dram502。當(dāng)所選擇的dram堆疊沒有直接連接到主插槽的接口時(shí)，需要傳遞操作。

在另一實(shí)施例中，dram部件502包括存儲(chǔ)器單元集合，諸如被組織為一個(gè)或多個(gè)存儲(chǔ)庫(kù)組的存儲(chǔ)器單元。dram部件502還包括可被配置為將數(shù)據(jù)引導(dǎo)到存儲(chǔ)器單元并引導(dǎo)來(lái)自存儲(chǔ)器單元以及其它dram部件的數(shù)據(jù)的引導(dǎo)邏輯。在一個(gè)實(shí)施例中，引導(dǎo)邏輯包括耦合到第一數(shù)據(jù)鏈路集合的第一接收器521，耦合到第一數(shù)據(jù)鏈路集合的第一傳送器522，耦合到第二數(shù)據(jù)鏈路集合的第二接收器521、和耦合到第二數(shù)據(jù)鏈路集合的第二傳送器522。引導(dǎo)邏輯還包括多個(gè)多路復(fù)用器523(未單獨(dú)標(biāo)記)，以促進(jìn)來(lái)自dram部件的三個(gè)數(shù)據(jù)鏈路集合之間的數(shù)據(jù)路徑。在一個(gè)示例中，引導(dǎo)邏輯還包括：具有耦合到第一傳送器的輸出的第一多路復(fù)用器、具有耦合到第二傳送器的輸出的第二多路復(fù)用器、第三多路復(fù)用器、具有耦合到第一多路復(fù)用器的輸入和第二多路復(fù)用器的輸入的輸出的第四多路復(fù)用器、具有耦合到存儲(chǔ)器單元集合的輸出的第五多路復(fù)用器、以及具有耦合到第三數(shù)據(jù)鏈路集合的輸出的第六多路復(fù)用器。第一接收器耦合到第二多路復(fù)用器的輸入并耦合到第三多路復(fù)用器的輸入。第二接收器耦合到第一多路復(fù)用器的輸入，并耦合到第三多路復(fù)用器的輸入。第三多路復(fù)用器的輸出耦合到第五多路復(fù)用器的輸入，并且耦合到第六多路復(fù)用器的輸入。第三數(shù)據(jù)鏈路集合耦合到第五多路復(fù)用器的輸入并耦合到第四多路復(fù)用器的輸入。該存儲(chǔ)器單元集合耦合到第四多路復(fù)用器的輸入并耦合到第六多路復(fù)用器的輸入。

來(lái)自任一接口的接收器521的數(shù)據(jù)也可以被引導(dǎo)到用于寫操作的dram存儲(chǔ)庫(kù)518。該存儲(chǔ)庫(kù)518可以屬于主dram，也可以屬于輔dram中的一個(gè)。例如，如果寫入數(shù)據(jù)進(jìn)入輔dram上的存儲(chǔ)庫(kù)，則在tsvdq鏈路514上重發(fā)射主數(shù)據(jù)。還在tsvca鏈路514上重發(fā)射關(guān)于ca鏈路516的主ca命令地址信息。然而，如果寫入數(shù)據(jù)進(jìn)入主dram上的存儲(chǔ)庫(kù)，則主數(shù)據(jù)被直接寫入主存儲(chǔ)庫(kù)。在一些實(shí)現(xiàn)中，可以用可配置的延遲對(duì)主存儲(chǔ)庫(kù)進(jìn)行寫入，因此主dram的存儲(chǔ)庫(kù)行為與輔dram的存儲(chǔ)庫(kù)行為相匹配。在一些實(shí)現(xiàn)中，當(dāng)寫入操作針對(duì)主dram時(shí)，主ca命令地址信息通常不會(huì)在輔ca鏈路上重發(fā)射。

還可以通過讀操作訪問存儲(chǔ)庫(kù)518，以及由主dram502的任一接口發(fā)射的所讀取的數(shù)據(jù)。該存儲(chǔ)庫(kù)518可以屬于主dram502，或者它可以屬于輔dram中的一個(gè)。例如，如果所讀取的數(shù)據(jù)來(lái)自輔dram上的存儲(chǔ)庫(kù)，則在寫入操作的情況下，在tsvca鏈路514上重發(fā)射關(guān)于ca鏈路516的主ca命令地址信息。在主dq鏈路(510或512)上重發(fā)射tsv讀取數(shù)據(jù)(從tsv鏈路514)。如果所讀取的數(shù)據(jù)來(lái)自主dram上的存儲(chǔ)庫(kù)，則直接從主存儲(chǔ)庫(kù)讀取數(shù)據(jù)。這也可以用可配置的延遲來(lái)實(shí)現(xiàn)，所以主dram的存儲(chǔ)庫(kù)行為與輔dram的存儲(chǔ)庫(kù)行為相匹配。在一些實(shí)現(xiàn)中，當(dāng)讀取操作針對(duì)主dram時(shí)，主ca命令地址信息通常不會(huì)在輔ca鏈路上重發(fā)射。

在另一實(shí)施例中，引導(dǎo)邏輯還包括：耦合到第一端口集合的第一接收器，其耦合到布置成第一半字節(jié)的第一數(shù)據(jù)線集合；耦合到所述第一端口集合的第一傳送器；第二接收器，耦合到第二端口集合以耦合到布置成第二半字節(jié)的第二數(shù)據(jù)線集合；耦合到所述第二端口集合的第二傳送器；第一多路復(fù)用器，具有耦合到第一傳送器的輸出；第二多路復(fù)用器，具有耦合到第二傳送器的輸出；第三多路復(fù)用器；第四多路復(fù)用器，具有耦合到第一多路復(fù)用器的輸入和第二多路復(fù)用器的輸入的輸出；第五多路復(fù)用器，具有耦合到存儲(chǔ)器單元集合的輸出；以及第六多路復(fù)用器，具有耦合到tsv鏈路集合的輸出。第一接收器耦合到第二多路復(fù)用器的輸入并耦合到第三多路復(fù)用器的輸入。第二接收器耦合到第一多路復(fù)用器的輸入，并耦合到第三多路復(fù)用器的輸入。第三多路復(fù)用器的輸出耦合到第五多路復(fù)用器的輸入，并且耦合到第六多路復(fù)用器的輸入。tsv鏈路集合耦合到第五多路復(fù)用器的輸入并耦合到第四多路復(fù)用器的輸入。存儲(chǔ)器單元集合耦合到第四多路復(fù)用器的輸入并耦合到第六多路復(fù)用器的輸入。

事務(wù)細(xì)節(jié)-兩個(gè)模塊

圖6a-6b示出了根據(jù)一個(gè)實(shí)施例的針對(duì)存在具有兩個(gè)模塊的存儲(chǔ)器系統(tǒng)的讀取事務(wù)。圖6a的圖示出了參考圖6b的定時(shí)圖所示的讀取事務(wù)的模塊和控制器部件的一部分。模塊的一部分示出了九對(duì)dq字節(jié)組中的一對(duì)的互連和兩個(gè)主ca總線cax和cay的互連。兩個(gè)模塊標(biāo)記有“模塊x”和“模塊y”，匹配主ca總線的連接。定時(shí)圖示出各種ca和dq總線的波形。

在該實(shí)現(xiàn)中，定時(shí)圖指示各個(gè)總線的標(biāo)稱信號(hào)傳送速率，假設(shè)主dq信號(hào)傳送速率為6.4gb/s。隨著主dq速率的變化，總線的相對(duì)信號(hào)速率可能會(huì)按比例增加或按比例減少。

在所描繪的實(shí)施例中，兩個(gè)讀取事務(wù)中的每一個(gè)包括激活命令(標(biāo)記為“a”或“act”)、讀取命令(標(biāo)記為“r”或“rd”)和讀取數(shù)據(jù)(標(biāo)記為“36bx16”)。每個(gè)事務(wù)的命令和數(shù)據(jù)可能被管線化。這意味著它們相對(duì)于事務(wù)占據(jù)固定定時(shí)位置。這也意味著事務(wù)可能與其他事務(wù)重疊。

應(yīng)當(dāng)注意，在本實(shí)施例中，使用的定時(shí)間隔比常規(guī)存儲(chǔ)器系統(tǒng)中呈現(xiàn)的定時(shí)間隔短。例如，act到rd命令間隔(trcd)被示出為6.25ns，但針對(duì)實(shí)際dram部件可能為大約12.5ns。時(shí)間刻度(timingscale)的這種壓縮是為了清楚而進(jìn)行的，并且可能不會(huì)影響技術(shù)精度，因?yàn)楣芫€定時(shí)(pipelinetiming)可以同樣很好地用于6.25ns的trcd延遲。

存在圖6b中示的三個(gè)其它定時(shí)間隔，即tbuf-ca間隔、trl間隔和tbuf-dq。tbuf-ca間隔(0.93ns)是rcd緩沖區(qū)部件在主ca鏈路上向輔ca鏈路重發(fā)射信息所需的傳播延遲。應(yīng)當(dāng)注意的是，0.93ns和3.125ns是從3.125ghz時(shí)鐘的多個(gè)周期導(dǎo)出的。trl間隔(3.125ns)是rd命令與由dram提供的讀取數(shù)據(jù)之間的列讀取延遲。tbuf-dq(0.93ns)間隔是通過模塊x部件上的dram在dqxab鏈路上將信息重發(fā)射到主dqu鏈路所需的傳播延遲。這是因?yàn)樵谀Kx上訪問的dram沒有與控制器的直接連接。

應(yīng)當(dāng)注意，模塊y上的訪問可以具有插入其讀取訪問中的可配置延遲(tbuf-dq)，使得所讀取的數(shù)據(jù)在大約相同的時(shí)間被返回到dqu和dqv主鏈路上的控制器。這種增量延遲可能使控制器部件更容易管理存儲(chǔ)器管線(pipeline)。

應(yīng)當(dāng)注意，寫入事務(wù)的定時(shí)圖可以是相似的，但是具有不同的命令和數(shù)據(jù)的固定的定時(shí)位置。

在該實(shí)現(xiàn)中，所示的事務(wù)粒度為64字節(jié)；也就是說(shuō)，存在足夠的命令插槽來(lái)允許每個(gè)主dqu和dqv插槽都填充數(shù)據(jù)。每個(gè)事務(wù)對(duì)每個(gè)64字節(jié)執(zhí)行隨機(jī)行激活和列訪問(例如，“36bx16”，因?yàn)閿?shù)據(jù)總線是36b寬，每讀/寫命令切換16次)。應(yīng)該注意，其他事務(wù)粒度是可能的。

還應(yīng)當(dāng)注意，每個(gè)字節(jié)在大小上被假設(shè)為9b。這個(gè)額外的大小可以考慮edc(錯(cuò)誤檢測(cè)和糾正)碼的綜合征。

在一些實(shí)現(xiàn)中，如果事務(wù)流中存在存儲(chǔ)庫(kù)沖突，并且事務(wù)流在讀取和寫入操作之間切換，則需要跳過數(shù)據(jù)插槽。這種形式的帶寬低效率可能存在于所有存儲(chǔ)器系統(tǒng)中。應(yīng)當(dāng)注意，在一些實(shí)施例中，通過對(duì)具有如本文所述的兩個(gè)接口的dram部件的rdimm存儲(chǔ)器系統(tǒng)進(jìn)行的修改而不引入額外的資源沖突。

參考圖6b的定時(shí)圖，可以看出，“x”和“y”事務(wù)在cax和cay總線上的激活命令“a”開頭。這些總線具有點(diǎn)對(duì)點(diǎn)拓?fù)浜?.6gb/s的信號(hào)傳送速率(點(diǎn)對(duì)點(diǎn)dq總線的信號(hào)速率的四分之一)。

在一個(gè)實(shí)施例中，每個(gè)模塊上的rcd緩沖區(qū)部件可以接收主ca總線并在caxb和caya模塊總線上重發(fā)射信息。ca模塊總線工作在0.8gb/s，主ca總線的速度的一半和主dq總線速度的1/8。這可能是因?yàn)槟Kca總線具有多點(diǎn)拓?fù)?；四個(gè)模塊ca總線中的每一個(gè)連接到模塊上的大約1/4的dram堆疊。

參考圖6b的定時(shí)圖，可以看出，“x”和“y”事務(wù)在cax和cay總線上利用讀取命令“r”繼續(xù)。這在caxb和caya模塊總線上被重發(fā)射。在這個(gè)示例中，兩個(gè)讀取事務(wù)已經(jīng)訪問了連接到dqu和dqv半字節(jié)組的四個(gè)dram堆疊集合中的四個(gè)dram堆疊中的兩個(gè)。這兩個(gè)事務(wù)各自訪問所選擇的堆疊中的八個(gè)dram中的一個(gè)。

在訪問主dram的情況下，可以將一些額外的延遲添加到訪問時(shí)間，使得所讀取的數(shù)據(jù)在相同的相對(duì)插槽中的主dq上被發(fā)射。應(yīng)當(dāng)注意，上面關(guān)于圖5描述的增量延遲的細(xì)節(jié)未在圖6a-6b的圖中示出。這種增量延遲可能使控制器部件更容易管理內(nèi)存管線。

回到圖6a，可以看出，“x”事務(wù)訪問較低的dram堆疊。這意味著所讀取的數(shù)據(jù)可能被驅(qū)動(dòng)到到上層dram堆疊的dqxab主鏈路上，并且然后在dqu主鏈路上返回到控制器。

在圖6b的定時(shí)圖中可以看出，增量延遲被添加到“y”事務(wù)，所以讀數(shù)據(jù)dqu和dqv在大約相同的時(shí)間到達(dá)控制器。在該示例中，從dqxab到dq總線的重發(fā)射延遲大約是三個(gè)時(shí)鐘周期(例如大約一個(gè)納秒)。該示例提供了串行化延遲一個(gè)的周期(例如每個(gè)時(shí)鐘周期的兩個(gè)數(shù)據(jù)位)加兩個(gè)dram堆疊之間的時(shí)鐘偏移的兩個(gè)附加時(shí)鐘周期(±1個(gè)時(shí)鐘周期)。

應(yīng)當(dāng)注意，在圖6b中，四個(gè)dram堆疊集合中的其他dram堆疊可以用在cax和cay命令中不同地設(shè)置的高階地址位來(lái)訪問。還應(yīng)注意，在圖6b中，不使用dqt主總線；連接到該總線的dram堆疊上的接口電路可以被控制寄存器字段禁用。

事務(wù)細(xì)節(jié)-一個(gè)模塊

圖7a-7b示出了根據(jù)一個(gè)實(shí)施例的針對(duì)具有單個(gè)dram模塊和連續(xù)性模塊的系統(tǒng)的讀取事務(wù)。在這個(gè)示例中，一個(gè)rdimm模塊放置在一個(gè)插槽中，并且連續(xù)模塊放在另一插槽中。圖7a的框圖示出了模塊和具有9對(duì)dq半字節(jié)組的一對(duì)的互連以及兩個(gè)主ca總線cax和cay的互連的控制器部件的一部分。連續(xù)性模塊被標(biāo)記為“模塊x”，并且dram模塊標(biāo)記為“模塊y”，匹配主ca總線的連接。連續(xù)性模塊將dqu總線連接到dqt總線；四個(gè)dq鏈路中的每一個(gè)和dqs鏈路用與主板線的阻抗匹配(近似)的控制的阻抗線連接。cax總線未連接到連續(xù)性模塊上的任何東西。

圖7b的定時(shí)圖示出了各種ca和dq總線的波形。該定時(shí)圖還指示了各種總線的標(biāo)稱信號(hào)傳送速率，假設(shè)主dq信號(hào)傳送速率為6.4gb/s。隨著主dq速率的變化，總線的相對(duì)信號(hào)速率可能會(huì)按比例地增加或按比例地減少。

在該示例中，兩個(gè)讀取事務(wù)中的每一個(gè)包括激活命令(標(biāo)記為“a”或“act”)、讀取命令(標(biāo)記為“r”或“rd”)和讀取數(shù)據(jù)(標(biāo)記為“36bx16”)。每個(gè)事務(wù)的命令和數(shù)據(jù)可能被管線化。這意味著它們可能占據(jù)關(guān)于事務(wù)的固定時(shí)間點(diǎn)，并且事務(wù)可能與其他事務(wù)重疊。

應(yīng)當(dāng)注意，固定的定時(shí)位置可以從其他配置中的位置稍微偏移(例如，在圖6b中)。這可能不會(huì)導(dǎo)致控制器中的調(diào)度問題，因?yàn)檫@些配置是靜態(tài)的?？梢栽谙到y(tǒng)初始化時(shí)檢測(cè)配置，并且在設(shè)置了適當(dāng)?shù)目刂萍拇嫫髯侄沃?，可以不改變配置?/p>

使用的定時(shí)間隔比常規(guī)存儲(chǔ)器系統(tǒng)中存在的時(shí)間間隔短。例如，act到rd命令間隔(trcd)被示出為6.25ns，但對(duì)于實(shí)際dram部件可能為大約12.5ns。為了清晰起見，進(jìn)行了定時(shí)標(biāo)度的這種壓縮，并且不影響技術(shù)精度，并且管線定時(shí)可以同樣很好地用于6.25ns的trcd延遲。

圖7b中示出了其他定時(shí)間隔，即tbuf-ca間隔，trl間隔。tbuf-ca間隔(0.93ns)是由rcd緩沖區(qū)部件將主ca鏈路上的信息重發(fā)射到輔ca鏈路所需的傳播延遲。trl間隔(3.125ns)是dram所需的rd命令和讀取數(shù)據(jù)之間的列讀取延遲。圖6b的tbuf-dq間隔在本示例中不出現(xiàn)，因?yàn)樗衐ram堆疊都具有到控制器的直接主連接。在其他一個(gè)模塊配置中，如果dram堆疊需要通過模塊上的另一dram堆疊傳遞其數(shù)據(jù)，則可能會(huì)出現(xiàn)傳播延遲

應(yīng)當(dāng)注意，用于寫事務(wù)的圖可以是相似的，但是具有不同的命令和數(shù)據(jù)的固定的定時(shí)位置。

在該示例中，所示的事務(wù)粒度為64字節(jié)；也就是說(shuō)，有足夠的命令插槽來(lái)允許每個(gè)主dqu和dqv插槽都被用數(shù)據(jù)填充。每個(gè)事務(wù)對(duì)每個(gè)64字節(jié)(“36bx16”)執(zhí)行隨機(jī)行激活和列訪問。其他事務(wù)粒度是可能的。

應(yīng)當(dāng)注意，每個(gè)字節(jié)在大小上被假設(shè)為9b。這個(gè)額外的大小考慮edc(錯(cuò)誤檢測(cè)和糾正)碼的綜合征。在一些實(shí)現(xiàn)中，如果事務(wù)流中存在存儲(chǔ)庫(kù)沖突，并且事務(wù)流在讀取和寫入操作之間切換，則需要跳過數(shù)據(jù)槽。這種形式的帶寬低效率可能存在于所有存儲(chǔ)器系統(tǒng)中。應(yīng)當(dāng)注意，如本文所述，通過已對(duì)該rdimm存儲(chǔ)器系統(tǒng)做出的修改不引入了額外的資源沖突。

參考圖7b，可以看出，“x”和“y”事務(wù)以cay總線上的激活命令“a”開始。在此配置中不使用cax總線。這些總線具有點(diǎn)對(duì)點(diǎn)拓?fù)浜?.6gb/s的信號(hào)速率(點(diǎn)對(duì)點(diǎn)dq總線的信號(hào)速率的四分之一)。

y模塊上的rcd緩沖區(qū)部件接收主cay總線，并重發(fā)射cayb和caya模塊總線上的信息。ca模塊總線工作在0.8gb/s，主ca總線的速度的一半和主dq速度的1/8。這可能是因?yàn)槟Kca總線具有多點(diǎn)拓?fù)洌凰膫€(gè)模塊ca總線中的每一個(gè)連接到模塊上的大約1/4的dram堆疊。

參考圖7b，可以看出，“ya”和“yb”事務(wù)繼續(xù)cay總線上的讀取命令“r”。這在cayb和caya模塊總線上被重發(fā)射。兩個(gè)讀取事務(wù)已經(jīng)訪問了連接到dqu和dqv半字節(jié)組的兩個(gè)dram堆疊。這兩個(gè)事務(wù)各自已經(jīng)訪問每個(gè)選定堆疊中的八個(gè)dram中的一個(gè)。

在訪問主dram的情況下，可以將一些額外的延遲添加到訪問時(shí)間，使得所讀取的數(shù)據(jù)在相同的相對(duì)時(shí)間槽(圖7中未示出的細(xì)節(jié))中在主dq上被發(fā)射。這種增量延遲可能使控制器部件管理內(nèi)存管線變得更容易。

參考圖7a，可以看出，“yb”事務(wù)訪問較低的dram堆疊。這意味著所讀取的數(shù)據(jù)可以通過連續(xù)性模塊被驅(qū)動(dòng)到dqt主鏈路上，然后返回到dqu主鏈路上的控制器?！皔b”讀取數(shù)據(jù)通過連續(xù)性模塊的增量傳播時(shí)間可能足夠小，以便可以在時(shí)鐘偏移(skew)管理電路中被吸收，因此dqu和dqv上的讀取數(shù)據(jù)將在大約相同的時(shí)間到達(dá)控制器。

模塊內(nèi)的直接傳遞選項(xiàng)

圖8a-8b示出了根據(jù)一個(gè)實(shí)施例的在相同模塊上的兩個(gè)dram堆疊之間的直接傳遞。圖8a示出了接口邏輯如何適應(yīng)同一模塊上兩個(gè)dram堆疊之間的直接傳遞。在該示例中，與圖7a的示例類似，這兩個(gè)插槽中裝有dram模塊。

該傳遞選項(xiàng)是可能的，因?yàn)閐ram接口已經(jīng)需要必要的接口邏輯來(lái)支持最大容量模塊和系統(tǒng)(這是圖6所示的邏輯)。

圖8a的圖示出了模塊和具有9對(duì)dq半字節(jié)組中的一對(duì)的互連和兩個(gè)主ca總線cax和cay的互連的控制器部件的一部分。兩個(gè)模塊標(biāo)有“模塊x”和“模塊y”，與主ca總線的連接相匹配。圖8b的定時(shí)圖示出了各種ca和dq總線的波形。該定時(shí)圖還指示了各種總線的標(biāo)稱信號(hào)傳送速率，假設(shè)主dq信號(hào)傳送速率為6.4gb/s。隨著主dq速率的變化，總線的相對(duì)信號(hào)速率可能會(huì)按比例地增加或按比例地減少。

在該示例中，傳遞操作可以涉及一個(gè)dram堆疊中的讀取事務(wù)和在第二dram堆疊(在相同的模塊內(nèi))的寫入事務(wù)。這可以在每個(gè)模塊上同時(shí)執(zhí)行，使得四個(gè)事務(wù)發(fā)生是圖6a和7a的讀取事務(wù)示例中的兩倍。

在一個(gè)實(shí)現(xiàn)中，兩個(gè)讀取事務(wù)中的每一個(gè)包括激活命令(標(biāo)記為“a”或“act”)，讀取命令(標(biāo)記為“r”或“rd”)和讀取數(shù)據(jù)(標(biāo)記為“36bx16”)。兩個(gè)寫入事務(wù)中的每一個(gè)包括激活命令(標(biāo)記為“a”或“act”)，寫入命令(標(biāo)記為“w”或“wr”)和寫入數(shù)據(jù)(標(biāo)記為“36bx16”)。

在這種情況下，所使用的寫入數(shù)據(jù)由讀取事務(wù)生成。相對(duì)于從列命令到列日期的間隔，寫入事務(wù)的定時(shí)(twl)被配置為大致地匹配讀取事務(wù)(trl)，數(shù)據(jù)在dram堆疊(dqyab和dqxab在這種情況下)之間的共享的dq總線上傳遞。

應(yīng)當(dāng)注意，定時(shí)被描述為“大致”匹配。該語(yǔ)言識(shí)別每個(gè)dram部件可以容納在其接口的定時(shí)中的少量的變化。這可能是因?yàn)樵谙到y(tǒng)操作期間接收數(shù)據(jù)和發(fā)射數(shù)據(jù)的位置可能在小范圍內(nèi)漂移。

在一個(gè)實(shí)施例中，接口被設(shè)計(jì)為適應(yīng)這種動(dòng)態(tài)漂移，結(jié)果是任何漂移(在允許范圍內(nèi))可能不影響存儲(chǔ)器系統(tǒng)的操作。

在一個(gè)實(shí)現(xiàn)中，當(dāng)寫入操作的命令到數(shù)據(jù)間隔與讀取操作匹配時(shí)，當(dāng)?shù)絛ram堆疊的傳遞事務(wù)或?qū)懭胧聞?wù)之后是到相同的dram堆疊的讀取事務(wù)時(shí)，控制器可能需要考慮存儲(chǔ)庫(kù)的使用。這種資源管理是一些存儲(chǔ)器控制器執(zhí)行的關(guān)鍵功能。在一些實(shí)現(xiàn)中，每個(gè)事務(wù)的命令和數(shù)據(jù)可以被管線化。這意味著它們相對(duì)于事務(wù)占據(jù)固定的定時(shí)位置，并且也意味著事務(wù)與其他事務(wù)重疊。

在所描繪的實(shí)施例中，使用的定時(shí)間隔可以比典型系統(tǒng)中存在的時(shí)間間隔短。例如，act到rd命令間隔(trcd)被示出為6.25ns，但對(duì)于實(shí)際dram部件可以是大約12.5ns。為了清晰起見，進(jìn)行了時(shí)間標(biāo)度的壓縮，并不影響技術(shù)準(zhǔn)確性；管線定時(shí)可以同樣很好地用于6.25ns的trcd延遲。圖7b所示的另外兩個(gè)定時(shí)間隔。

存在圖8b中示出的另外兩個(gè)時(shí)間間隔，即tbuf-ca間隔，trl間隔。tbuf-ca間隔(0.93ns)是rcd緩沖區(qū)部件將主ca鏈路上的信息重發(fā)射到輔ca鏈路的所需的傳播延遲。trl間隔(3.125ns)是rd命令和dram所需的讀取數(shù)據(jù)之間的列讀取延遲。在這個(gè)示例中，tbuf-dq間隔不會(huì)出現(xiàn)，因?yàn)槊總€(gè)dram讀取堆疊都具有到dram寫入堆疊目的地的直接連接。在其他配置中，如果dram讀取堆疊需要將其數(shù)據(jù)通過模塊上的另一dram堆疊傳遞到dram寫入堆疊目的地，則可能會(huì)出現(xiàn)該傳播延遲。

在該實(shí)現(xiàn)中，所示的事務(wù)粒度為64字節(jié)；也就是說(shuō)，有足夠的命令插槽來(lái)允許每個(gè)主dqu和dqv插槽都被填充數(shù)據(jù)。每個(gè)事務(wù)對(duì)每個(gè)64字節(jié)(“36bx16”)執(zhí)行隨機(jī)行激活和列訪問。其他事務(wù)粒度是可能的。還應(yīng)注意，每個(gè)字節(jié)在大小上被假定為9b。這個(gè)額外的大小可以解釋edc(錯(cuò)誤檢測(cè)和糾正)碼的綜合征。

返回到圖8b的定時(shí)圖，可以看出，“x”和“y”事務(wù)以cax和cay總線上的激活命令“a”開始。這些總線具有點(diǎn)對(duì)點(diǎn)拓?fù)浜?.6gb/s的信號(hào)速率(點(diǎn)對(duì)點(diǎn)dq總線的信號(hào)傳送速率的四分之一)。

在一個(gè)實(shí)施例中，每個(gè)模塊上的rcd緩沖區(qū)部件可以接收主ca總線，并且在caxa、caxb、cya和cayb模塊總線上重發(fā)射信息。應(yīng)當(dāng)注意，所有四個(gè)ca模塊總線可用于傳遞事務(wù)。

在一個(gè)實(shí)施例中，ca模塊總線以0.8gb/s，主ca總線的速度的一半和主dq總線的速度的1/8工作。這可能是因?yàn)槟Kca總線具有多點(diǎn)拓?fù)?；四個(gè)模塊ca總線中的每一個(gè)連接到模塊上的大約1/4的dram堆疊。

返回到圖8b的定時(shí)圖，可以看出，“x”和“y”事務(wù)在cax和cay總線上繼續(xù)兩個(gè)讀命令“r”和兩個(gè)寫命令“w”。這在caxa、caxb、cya和cayb總線上被作為兩個(gè)讀取命令“rd”和兩個(gè)寫入命令“wr”重發(fā)射。在該示例中，這兩個(gè)讀取事務(wù)已經(jīng)訪問了四個(gè)dram堆疊中的兩個(gè)，并且兩個(gè)寫入事務(wù)已經(jīng)訪問了另外兩個(gè)dram堆疊。

圖8a示出了模塊中的九個(gè)dram堆疊集合中的一個(gè)。這四個(gè)事務(wù)各自已經(jīng)訪問了每個(gè)選定堆疊中的八個(gè)dram中的一個(gè)。

在訪問主dram的情況下，可以將一些額外的延遲添加到訪問時(shí)間，使得所讀取的數(shù)據(jù)在相同的相對(duì)插槽中、在主dq上被發(fā)射(注意，該細(xì)節(jié)未在圖8a中示出，但之前在圖5中示出)。這種增量延遲使控制器管理存儲(chǔ)器管線更容易。

返回到圖8a，可以看出，“x”讀取事務(wù)訪問上層dram堆疊。所讀取的數(shù)據(jù)可以被驅(qū)動(dòng)到到較低dram堆疊的dqxab主鏈路上，以被寫入到所選的dram。在所描繪的實(shí)施例中，可以看出，“y”讀取事務(wù)訪問上層dram堆疊。所讀取的數(shù)據(jù)可以被驅(qū)動(dòng)到到較低dram堆疊的dqyab主鏈路上，以被寫入到所選擇的dram。

應(yīng)當(dāng)注意，在圖8a中，可以在cax和cay命令中以不同地設(shè)置的高階地址位來(lái)訪問dram堆疊集合中的不同的dram堆疊。

另外請(qǐng)注意，在圖8a中，可以不使用dqu，dqv和dqt主總線；連接到該總線的dram堆疊上的接口電路可以在一個(gè)實(shí)現(xiàn)中在傳遞操作期間由控制寄存器字段禁用。

模塊之間的直接傳遞選項(xiàng)

圖9a-9b示出根據(jù)一個(gè)實(shí)施例的在不同模塊上的兩個(gè)dram堆疊之間的直接傳遞。圖9a示出了接口邏輯如何容納在不同模塊上的兩個(gè)dram堆疊之間的直接傳遞。該系統(tǒng)示例與圖7a相同，其中兩個(gè)插槽裝有dram模塊。

圖9a的圖示出了模塊和具有9對(duì)dq字節(jié)組中的一對(duì)的互連和兩個(gè)主ca總線cax和cay的互連的控制器部件的一部分。兩個(gè)模塊標(biāo)有“模塊x”和“模塊y”，匹配主ca總線的連接。

圖9b的定時(shí)圖示出了各種ca和dq總線的波形。該定時(shí)圖還指出了各種總線的標(biāo)稱信號(hào)傳送速率，假設(shè)主dq信號(hào)傳送速率為6.4gb/s。隨著主dq速率的變化，總線的相對(duì)信號(hào)傳送速率可能會(huì)按比例地增加或按比例地減少。

在該示例中，傳遞操作涉及一個(gè)dram堆疊中的讀取事務(wù)和第二dram堆疊(在不同的模塊內(nèi))的寫入事務(wù)。這可以與兩個(gè)另外的讀取事務(wù)同時(shí)執(zhí)行，使得四個(gè)事務(wù)發(fā)生，是圖6a和7a的讀取事務(wù)示例中的兩倍。

在一個(gè)實(shí)現(xiàn)中，三個(gè)讀取事務(wù)中的每一個(gè)包括激活命令(標(biāo)記為“a”或“act”)、讀取命令(標(biāo)記為“r”或“rd”)和讀取數(shù)據(jù)(標(biāo)記為“36bx16”)。單個(gè)寫入事務(wù)可以包括激活命令(標(biāo)記為“a”或“act”)、寫入命令(標(biāo)記為“w”或“wr”)和寫入數(shù)據(jù)(標(biāo)記為“36bx16”)。

在這種情況下，所使用的寫入數(shù)據(jù)由讀取事務(wù)中的一個(gè)生成。相對(duì)于從列命令到列日期的間隔，寫入事務(wù)的定時(shí)被配置為大致匹配讀取事務(wù)。數(shù)據(jù)在兩個(gè)模塊(dqt)之間的共享dq總線上傳遞。

在一個(gè)實(shí)現(xiàn)中，當(dāng)寫入操作的命令到數(shù)據(jù)間隔與讀取操作匹配時(shí)，當(dāng)向dram堆疊的傳遞事務(wù)或?qū)懭胧聞?wù)之后是對(duì)相同dsrm堆疊的讀取事務(wù)時(shí)，控制器可能需要考慮存儲(chǔ)庫(kù)的使用。這種資源管理是一些存儲(chǔ)器控制器執(zhí)行的關(guān)鍵功能。在一些實(shí)現(xiàn)中，每個(gè)事務(wù)的命令和數(shù)據(jù)可以被管線化。這意味著它們相對(duì)于事務(wù)占據(jù)固定的定時(shí)位置，也意味著事務(wù)與其他事務(wù)重疊。

在所描繪的實(shí)施例中，使用的定時(shí)間隔可以比通用系統(tǒng)中存在的定時(shí)間隔短。例如，act到rd命令間隔(trcd)被示出為6.25ns，但用于實(shí)際dram部件的可能是大約12.5ns。為了清晰起見，進(jìn)行了時(shí)間標(biāo)度的壓縮，并不影響技術(shù)準(zhǔn)確性；管線定時(shí)可以同樣很好地用于6.25ns的trcd延遲。圖9b中示出了兩個(gè)其它定時(shí)間隔。

圖9b中示出了兩個(gè)其它的時(shí)間間隔，即tbuf-ca間隔，trl間隔。tbuf-ca間隔(0.93ns)是rcd緩沖區(qū)部件在主ca鏈路上將信息重發(fā)射到輔ca鏈路所需的傳播延遲。trl間隔(3.125ns)是rd命令和dram所需的讀取數(shù)據(jù)之間的列讀取延遲。tbuf-dq間隔不出現(xiàn)在該示例中，因?yàn)槊總€(gè)dram堆疊具有其目的地(例如，到控制器或dram寫入堆疊)的直接連接。在其他配置中，如果dram讀取堆疊需要將其數(shù)據(jù)通過模塊上的另一dram堆疊傳遞到dram寫入堆疊目的地，則可能會(huì)出現(xiàn)此傳播延遲。

在該實(shí)現(xiàn)中，所示的事務(wù)粒度為64字節(jié)；也就是說(shuō)，有足夠的命令插槽來(lái)允許每個(gè)主dqu和dqv插槽都填充數(shù)據(jù)。每個(gè)事務(wù)對(duì)每個(gè)64字節(jié)(“36bx16”)執(zhí)行隨機(jī)行激活和列訪問。其他事務(wù)粒度是可能的。還應(yīng)注意，每個(gè)字節(jié)在大小上被假定為9b。這個(gè)額外的大小可以考慮edc(錯(cuò)誤檢測(cè)和糾正)碼的綜合征。

返回到圖9b，可以看出，“x”和“y”事務(wù)以cax和cay總線上的激活命令“a”開始。這些總線具有點(diǎn)對(duì)點(diǎn)拓?fù)浜?.6gb/s的信號(hào)傳送速率(點(diǎn)對(duì)點(diǎn)dq總線的信號(hào)傳送速率的四分之一)。

每個(gè)模塊上的rcd緩沖區(qū)部件接收主ca總線，并在caxa、caxb、cya和cayb模塊總線上重發(fā)射信息。應(yīng)當(dāng)注意，所有四個(gè)ca模塊總線可用于傳遞事務(wù)。

在一個(gè)實(shí)施例中，ca模塊總線以0.8gb/s，主ca總線的速度的一半和主dq總線的速度的1/8工作。這是因?yàn)槟Kca總線具有多點(diǎn)拓?fù)?；四個(gè)模塊ca總線中的每一個(gè)連接到模塊上的大約1/4的dram堆疊。

返回到圖9b，可以看出，“x”和“y”事務(wù)在cax和cay總線上繼續(xù)三個(gè)讀取命令“r”和一個(gè)寫入命令“w”。這在caxa、caxb、caya和cayb總線上被重發(fā)射為三個(gè)讀取命令“rd”和一個(gè)寫入命令“wr”。在該示例中，三個(gè)讀取事務(wù)已經(jīng)訪問了四個(gè)dram堆疊中的三個(gè)，并且寫入事務(wù)已經(jīng)訪問了另一dram堆疊。

圖9b示出了模塊上的九個(gè)dram堆疊集合中的一個(gè)。這四個(gè)事務(wù)各自已經(jīng)訪問每個(gè)選定堆疊中的八個(gè)dram中的一個(gè)。

在訪問主dram的情況下，可以將一些額外的延遲添加到訪問時(shí)間，使得所讀取的數(shù)據(jù)在相同的相對(duì)時(shí)間槽中、在主dq上被發(fā)射(注意，該細(xì)節(jié)未在圖8中示出，但是之前在圖5中示出)。這種增量延遲使控制器管理存儲(chǔ)器管線更容易。

返回到圖9b，可以看出，“x”讀取事務(wù)訪問上層dram堆疊。所讀取的數(shù)據(jù)可以被驅(qū)動(dòng)到到控制器的dqu主鏈路上。在所描繪的實(shí)施例中，可以看出，“y”讀取事務(wù)訪問上層dram堆疊。所讀取的數(shù)據(jù)可以被驅(qū)動(dòng)到到控制器部件的dqv主鏈路上。第二個(gè)“y”讀取事務(wù)訪問較低的dram堆疊。所讀取的數(shù)據(jù)可以被驅(qū)動(dòng)到到模塊“x”的較低的dram堆疊的dqt主鏈路上，以被寫入所選擇的dram。

應(yīng)當(dāng)注意，在圖9a中，dram堆疊組中的不同的dram堆疊可以用cax和cay命令中不同地設(shè)置的高階地址位來(lái)訪問。

此外，注意，在圖9a中，可以不使用dqxab和dqyab主總線；可以通過每個(gè)堆疊的主dram中的命令解碼邏輯禁用連接到該總線的dram堆疊上的接口電路。

增量延遲表

圖10示出了根據(jù)一個(gè)實(shí)施例的用于各種模塊和通道配置的控制器部件所看到的增量讀取延遲。在該實(shí)施例中，該表使用作出關(guān)于dram到dram通信的一些假設(shè)的延遲單位。以前的示例假設(shè)這個(gè)延遲單位是大約三個(gè)時(shí)鐘周期(約一納秒)。從一個(gè)dram堆疊的dq接口到不同dram堆疊的dq接口的延遲包括兩個(gè)分量：[1]串行化延遲(每個(gè)時(shí)鐘周期兩個(gè)數(shù)據(jù)位)的一個(gè)周期加上[2]兩個(gè)dram堆疊之間的時(shí)鐘偏移的兩個(gè)額外的時(shí)鐘周期(+1個(gè)時(shí)鐘周期)。使用3.2ghz時(shí)鐘，這三個(gè)時(shí)鐘周期是略小于一納秒。延遲表根據(jù)以下各項(xiàng)來(lái)組織：[1]每個(gè)通道的插槽數(shù)量(一個(gè)spc或兩個(gè)spc)，[2]每個(gè)通道的dimm數(shù)量(一個(gè)dpc或兩個(gè)dpc)，以及[3]每個(gè)模塊的dram堆疊數(shù)量(例如，三十六、十八或九個(gè))。每個(gè)堆疊可以容納(通常)四個(gè)或八個(gè)dram。

與最小容量示例相比，增量延遲列指示由最壞情況dram堆疊看到的附加讀延遲。

該表示出，只有一對(duì)最大容量模塊(具有36個(gè)設(shè)備堆疊)可以看到最大增量延遲(+3個(gè)單位，或約3ns)。三種其他配置可能會(huì)看到較小的增量延遲(+1單位或大約1ns)。其余配置沒有看到增量延遲。與行/列訪問的～30ns讀取延遲和存儲(chǔ)庫(kù)周期時(shí)間的～50ns相比，這些增量延遲相對(duì)較小。備選地，在其他實(shí)施例中，可以實(shí)現(xiàn)用于各種配置的其他延遲。

用于dram接口的dq-dqs相位模式和域交叉細(xì)節(jié)

圖11示出根據(jù)一個(gè)實(shí)施例的在主dram部件中的dqa和dqb接口之間的接收到發(fā)射路徑的附加細(xì)節(jié)。從dqb到dqa的相反路徑可能相似。第一階細(xì)節(jié)較早在圖5中示出。大部分dram在從伴隨ca總線的clk鏈路創(chuàng)建的時(shí)鐘域中工作。該域在圖9中以藍(lán)色示出，并標(biāo)記為btransmit。

存在在左側(cè)的接口的一小部分，其在dqa接口的接收的dqs定時(shí)信號(hào)的域中操作。它被標(biāo)記為areceive。圖11底部的塊1110包含在areceive和btransmit域之間執(zhí)行域交叉功能所需的控制邏輯。該塊1110在btransmit域中操作。下面詳細(xì)描述域交叉邏輯。多路復(fù)用器1112和1114可以用于啟用上述經(jīng)修改的存儲(chǔ)器系統(tǒng)。這些塊可以是具有根據(jù)控制寄存器字段驅(qū)動(dòng)的選擇器輸入的多路復(fù)用器電路(選擇器信號(hào)被標(biāo)記為“moder”和“modet”)。選擇器信號(hào)可用于調(diào)整dq和dqs之間的相位關(guān)系，用于接收和發(fā)射塊。

圖11還示出了域交叉邏輯。域交叉邏輯可以將控制寄存器字段設(shè)置為特定值，以說(shuō)明接口如何被最初配置和維護(hù)。附帶的定時(shí)圖中示出了六個(gè)內(nèi)部節(jié)點(diǎn)的波形，以及數(shù)據(jù)輸入和數(shù)據(jù)輸出信號(hào)。

在所描繪的實(shí)施例中，每個(gè)主數(shù)據(jù)鏈路dqin(areceive域)在上升沿和下降沿由主定時(shí)鏈路dqsin進(jìn)行采樣(因?yàn)閙oder＝0，將零度延遲插入dqs路徑)。這可能導(dǎo)致在dqs域中的dqyo和dqzo寄存器輸出上保持的兩個(gè)采樣值y和z。應(yīng)當(dāng)注意，dqs-en信號(hào)形成在ck域(如延遲調(diào)整邏輯1110中所示))并且對(duì)dqsin信號(hào)進(jìn)行門限。在某些情況下，如果數(shù)據(jù)傳遞更長(zhǎng)，則可能會(huì)延長(zhǎng)。該示例假定dqs和ck信號(hào)被對(duì)齊，使得由dqs從ck+90°采樣的skp[1]值為低。dly0.5控制值由上一次wr傳遞中的skp[1]設(shè)定，因此控制值也較低。

圖12示出了根據(jù)一個(gè)實(shí)施例的具有兩組波形1210、1220的定時(shí)關(guān)系。頂部的波形集合1210示出了areceive域的dqin和dqsin定時(shí)關(guān)系。當(dāng)moder為1時(shí)，dqsin為邊對(duì)齊；dqsin和dqin產(chǎn)生大致對(duì)齊的轉(zhuǎn)換(同相)。當(dāng)moder為零時(shí)，dqsin為中心對(duì)齊；dqsin和dqin產(chǎn)生不對(duì)齊(異相)的轉(zhuǎn)換。對(duì)齊大約為90°，這意味著dqsin轉(zhuǎn)換大約在dqin轉(zhuǎn)換之間的中間。在某些情況下，修改的dram接口可能需要以任一相位對(duì)齊的方式接收數(shù)據(jù)。例如，中心對(duì)齊可以用于寫入數(shù)據(jù)，并且邊緣對(duì)齊可以用于讀取數(shù)據(jù)。對(duì)于某些系統(tǒng)配置，dram接口的這種模式的可配置性可以允許dram將讀取或?qū)懭氲臄?shù)據(jù)從一個(gè)接口傳遞到另一接口。

波形的底部集合1220示出了atransmit域的dqout和dqsout定時(shí)關(guān)系。當(dāng)modet為零時(shí)，dqsout為邊沿對(duì)齊；dqsout和dqout產(chǎn)生近似對(duì)齊的轉(zhuǎn)換(同相)。當(dāng)moder為1時(shí)，dqsout為中心對(duì)齊；dqsout和dqout產(chǎn)生不對(duì)齊(異相)的轉(zhuǎn)換。對(duì)齊大約為90°，這意味著dqsout轉(zhuǎn)換大約在dqout轉(zhuǎn)換之間的中間。

在一些情況下，修改的dram接口可能需要以任一相位對(duì)齊來(lái)接收數(shù)據(jù)。例如，中心對(duì)齊可以用于寫入數(shù)據(jù)，并且邊緣對(duì)齊可以用于讀取數(shù)據(jù)。對(duì)于某些系統(tǒng)配置，dram接口的這種模式的可配置性可以允許dram將讀取或?qū)懭氲臄?shù)據(jù)從一個(gè)接口傳遞到另一接口。

具有db緩沖區(qū)的dram模塊

圖13a-13b示出了根據(jù)另一實(shí)施例的具有db緩沖區(qū)的存儲(chǔ)器模塊。該系統(tǒng)包括連接到控制器部件的兩個(gè)dram模塊。9對(duì)主dq半字節(jié)組(dqu和dqv)中的每一個(gè)連接到兩個(gè)模塊，具有連接模塊的第三主dqt半字節(jié)組。主板上的這種互連圖案允許系統(tǒng)被配置有兩個(gè)dram模塊(如圖6所示)或一個(gè)dram模塊和一個(gè)連續(xù)性模塊(如圖7所示)。

圖13a的存儲(chǔ)器模塊在模塊上部件被連接的方式上不同于圖6的存儲(chǔ)器模塊。每對(duì)主dq半字節(jié)組連接到db緩沖區(qū)部件。每個(gè)模塊上有九個(gè)db緩沖區(qū)部件。這些db緩沖區(qū)部件并行運(yùn)行。

在其他實(shí)施例中，其他功能上等效的實(shí)施例可以將兩個(gè)或更多個(gè)db緩沖區(qū)合并在一起。例如，每個(gè)模塊可能有三個(gè)db部件，每個(gè)db部件連接到三對(duì)主db半字節(jié)組。

在該實(shí)現(xiàn)中，每個(gè)db緩沖區(qū)具有輔鏈路的四個(gè)半字節(jié)位組，每個(gè)具有四個(gè)dq數(shù)據(jù)鏈路和差分dqs定時(shí)鏈路。這些輔鏈路以與主鏈路相同的數(shù)據(jù)速率(6.4gb/s，如圖6所示)運(yùn)行。每個(gè)輔半字節(jié)組連接到類似于先前系統(tǒng)配置中所示的dram堆疊(參見例如圖5)的dram堆疊。

備選地，每個(gè)輔半字節(jié)組可以連接到單個(gè)dram部件，類似于先前系統(tǒng)配置中的dram堆疊中所示的主dram(例如參見圖5)。在這種情況下，可能沒有輔dram，也沒有tsv連接。

第三備選方案可以是在圖13a中的每個(gè)dram位點(diǎn)放置一對(duì)堆疊的dram封裝。四組dram封裝對(duì)將連接到每個(gè)db緩沖區(qū)部件。

在前兩種情況下，輔dq鏈路可以具有簡(jiǎn)單的點(diǎn)到點(diǎn)拓?fù)?，允許與主dq鏈路的信號(hào)傳送速率匹配的信號(hào)傳送速率。

在第三備選方案中，輔dq鏈路可以具有點(diǎn)對(duì)二點(diǎn)拓?fù)?，相?duì)于其他兩個(gè)備選方案，其將具有略微降低的信號(hào)傳送速率。

應(yīng)當(dāng)注意，第二選項(xiàng)和第三選項(xiàng)是模塊可以不依靠tsv堆疊技術(shù)(例如每個(gè)模塊的36個(gè)設(shè)備位點(diǎn)，其中每個(gè)設(shè)備位點(diǎn)處堆疊兩個(gè)dram)來(lái)容納72個(gè)dram部件。封裝堆疊技術(shù)比tsv技術(shù)更成熟，并且該選項(xiàng)可以為某些模塊容量提供成本優(yōu)勢(shì)。

在該實(shí)施例中，與圖6相比，dram堆疊(或單個(gè)dram)可能僅需要單個(gè)半字節(jié)組接口。相反，db緩沖區(qū)部件將具有兩個(gè)半字節(jié)組接口。

這些接口可以類似于圖5中的主dram中所示的dqa和dbb接口。控制寄存器字段可以在初始化時(shí)用于設(shè)置配置模式(即存在的模塊數(shù)量，存在的dram堆疊的數(shù)量，等等。)。

圖13b的定時(shí)圖類似于圖5b的定時(shí)圖。示出了主ca和主dq鏈路的波形以及3.2ghz主時(shí)鐘信號(hào)。主ca鏈路具有如圖5a所示的dq鏈路的信號(hào)傳送速率(6.4gb/s)的1/4。其他實(shí)施例可以具有其他信號(hào)傳送速率。

圖13a中的dram部件的配置可以避免第二接口的成本，但是額外的db部件可能增加模塊的成本。

dram模塊w/db(半速率輔助)

圖14a-14b示出了根據(jù)另一實(shí)施例的具有db緩沖區(qū)和半速率輔dq鏈路的存儲(chǔ)器模塊。該系統(tǒng)包括連接到控制器部件的兩個(gè)dram模塊。9對(duì)主dq半字節(jié)組(dqu和dqv)中的每一個(gè)連接到兩個(gè)模塊，其中第三主dqt半字節(jié)組連接模塊。主板上的這種互連圖案允許系統(tǒng)配置有兩個(gè)dram模塊(如圖6a)或一個(gè)dram模塊和一個(gè)連續(xù)性模塊(如圖5b所示)。

圖14a以模塊上部件被連接的方式不同于圖6a。在圖14a中，每對(duì)主dq半字節(jié)組連接到db緩沖區(qū)部件。每個(gè)模塊上有九個(gè)db緩沖區(qū)部件。這些db緩沖區(qū)部件并行運(yùn)行。

在其他實(shí)施例中，其他功能上等同的實(shí)施例可以將兩個(gè)以上db緩沖區(qū)合并在一起。例如，每個(gè)模塊可能有三個(gè)db部件，每個(gè)db部件連接到三對(duì)主db半字節(jié)組。

在該實(shí)現(xiàn)中，每個(gè)db緩沖區(qū)具有輔鏈路的四個(gè)半字節(jié)組，每個(gè)具有四個(gè)dq數(shù)據(jù)鏈路和差分dqs定時(shí)鏈路。這些輔鏈路以主鏈路的1/2的數(shù)據(jù)速率運(yùn)行；主鏈路以6.4gb/s速率運(yùn)行，輔鏈路以3.2gb/s的速率運(yùn)行。每個(gè)輔半字節(jié)組連接到類似于先前系統(tǒng)配置中所示的dram棧(參見例如圖5)。

備選地，每個(gè)輔半字節(jié)組可以連接到單個(gè)dram部件，類似于先前系統(tǒng)配置中的dram堆疊中所示的主dram(例如參見圖5)。在這種情況下，可能沒有輔dram，也沒有tsv連接。

第三種選擇可以是將每個(gè)輔半字節(jié)組連接到一對(duì)封裝堆疊的dram部件。此選項(xiàng)的輔鏈路拓?fù)涫屈c(diǎn)到二點(diǎn)，但不會(huì)是一個(gè)問題，因?yàn)檩o數(shù)據(jù)鏈路故意以主數(shù)據(jù)鏈路的一半速率運(yùn)行。

第二選項(xiàng)和第三選項(xiàng)可以允許模塊保持72個(gè)dram部件而不依靠tsv堆疊技術(shù)(例如，每個(gè)模塊三十六個(gè)設(shè)備位點(diǎn)，每個(gè)設(shè)備位點(diǎn)處堆疊兩個(gè)dram)。封裝堆疊技術(shù)比tsv技術(shù)更成熟，并且該選項(xiàng)可以為某些模塊容量提供成本優(yōu)勢(shì)。

在一些實(shí)施例中，這三個(gè)選項(xiàng)中的dram接口可能僅需要以主鏈路的一半速度運(yùn)行，并且只有控制器和db部件以最高的信號(hào)傳送速率(在該示例中為6.4gb/s)運(yùn)行。這樣做的一個(gè)后果可能是必須訪問dram對(duì)，以便它們的3.2gb/s數(shù)據(jù)速率可以聚合成6.4gb/s的數(shù)據(jù)速率。這在圖14a中利用每個(gè)事務(wù)處理的正被訪問的兩個(gè)陰影dram對(duì)指示。

如圖13a所示，圖14a中的系統(tǒng)可以被配置為使得每個(gè)dram堆疊(或單個(gè)dram)僅具有單個(gè)半字節(jié)組接口。相反，db緩沖區(qū)部件將具有兩個(gè)主要的半字節(jié)組接口。

這些接口可以類似于圖5中的主dram中所示的dqa和dbb接口。控制寄存器字段可以在初始化時(shí)被用于設(shè)置配置模式(即存在的模塊數(shù)量、存在的dram堆疊的數(shù)量等)。

圖14b的定時(shí)圖類似于圖6a的定時(shí)圖。示出了主ca和主dq鏈路的波形以及3.2ghz主時(shí)鐘信號(hào)。主ca鏈路具有如圖6a所示的dq鏈路的信號(hào)傳送速率(6.4gb/s)的1/4。其他實(shí)施例可以具有其他信號(hào)傳送速率。

在該實(shí)現(xiàn)中，對(duì)于每個(gè)事務(wù)，活躍的dram對(duì)中的每個(gè)dram可以各自以3.2gb/s向db部件提供數(shù)據(jù)4bx8。每個(gè)db部件將在主鏈路上以6.4gb/s提供數(shù)據(jù)4bxl6。九個(gè)db部件將在主鏈路上以6.4gb/s提供數(shù)據(jù)36bxl6。

如圖13a所示，圖14a的配置的一個(gè)可能的優(yōu)點(diǎn)是dram部件可以避免第二接口的成本，但是額外的db部件可能增加模塊的成本。應(yīng)當(dāng)注意，存儲(chǔ)器模塊可以利用較慢的dram(半速率接口速度)，導(dǎo)致潛在的成本節(jié)省。此外，這些較慢的dram可能使用與傳統(tǒng)部件兼容的較淺的x8預(yù)取。此外，在某些情況下，選項(xiàng)中的一個(gè)可以利用封裝堆疊的dram(以半速率接口速度運(yùn)行的多點(diǎn)輔鏈路拓?fù)?，這也導(dǎo)致潛在的成本節(jié)省。

兩個(gè)帶計(jì)時(shí)dq鏈路的dram模塊

圖15a-15b示出了根據(jù)另一實(shí)施例的具有計(jì)時(shí)dq鏈路的兩個(gè)存儲(chǔ)器模塊。該系統(tǒng)包括連接到控制器部件的兩個(gè)dram模塊。主dq鏈路已經(jīng)被分組成三十六對(duì)單個(gè)dq數(shù)據(jù)鏈路。此外，控制器接口和dram接口已被修改，使得發(fā)射和接收數(shù)據(jù)所需的定時(shí)信號(hào)不與伴隨數(shù)據(jù)的鏈路(圖6中使用的dqs鏈路)通信。相反，包括在ca組中的時(shí)鐘鏈路clk被用作dq和ca的頻率和相位源。用于發(fā)射和接收數(shù)據(jù)的定時(shí)事件是使用相位插值電路從clk鏈路合成的。每個(gè)dram所需的相位內(nèi)插值可以由初始化時(shí)的處理產(chǎn)生，并通過周期性校準(zhǔn)處理來(lái)維持。

對(duì)計(jì)時(shí)系統(tǒng)的這種改變可以提供益處：連接到單個(gè)dram的最小鏈路數(shù)不再受共享dqs定時(shí)信號(hào)的數(shù)據(jù)鏈路組的大小的限制。這意味著，代替每個(gè)dram包含兩個(gè)半字節(jié)組(x4)dq接口(如圖6所示)，每個(gè)dram可以包含其每一個(gè)是鏈路(x1)的兩個(gè)數(shù)據(jù)鏈路組。結(jié)果可以在圖15a中看出。72個(gè)數(shù)據(jù)鏈路連接到控制器部件，每個(gè)數(shù)據(jù)鏈路連接到(dram堆疊的)一個(gè)主dram。在兩個(gè)模塊中的每個(gè)模塊上存在三十六個(gè)dram堆疊的空間，這意味著不需要將模塊上的dram堆疊上的任何一個(gè)耦合在一起(例如，在圖4中)。

在圖15a中，每個(gè)dram具有兩個(gè)xldq接口(類似于圖4，但是一位寬，而不是四位寬)。在圖14a中的兩個(gè)模塊配置中，一個(gè)模塊的每個(gè)dram的一個(gè)dq接口連接到到另一模塊的每個(gè)dram的一個(gè)dq位的母板跡線(trace)。在兩個(gè)模塊配置中不使用此路徑。

圖15b的定時(shí)圖類似于圖6的定時(shí)圖。主ca和主dq鏈路的波形與3.2ghz主時(shí)鐘信號(hào)一起示出。主ca鏈路具有如圖6所示的dq鏈路的信號(hào)傳送速率(6.4gb/s)的1/4。其他實(shí)施例可以具有其他信號(hào)傳送速率。

圖15a的配置的一個(gè)可能的優(yōu)點(diǎn)是dram部件可以避免在高容量配置中通過dram傳遞數(shù)據(jù)的延遲成本。dram還可以避免第二x4dq接口的成本(但是可以實(shí)現(xiàn)具有可配置寬度-{x1，x2，x4}的接口以支持圖8中列出的相同配置)。當(dāng)使用該備選實(shí)施例時(shí)，可能需要修改dram和控制器部件的該接口計(jì)時(shí)。

一個(gè)帶計(jì)時(shí)dq鏈路的dram模塊

圖16a至圖16b示出了根據(jù)另一實(shí)施例的具有計(jì)時(shí)dq鏈路的一個(gè)存儲(chǔ)器模塊。該系統(tǒng)包括連接到控制器部件的一個(gè)dram模塊。主dq鏈路已經(jīng)被分組成三十六對(duì)單個(gè)dq數(shù)據(jù)鏈路。此外，控制器接口和dram接口已被修改，使得發(fā)射和接收數(shù)據(jù)所需的定時(shí)信號(hào)不與伴隨數(shù)據(jù)的鏈路(圖7中使用的dqs鏈路)通信。應(yīng)當(dāng)注意，該定時(shí)方法可以類似于圖15b中使用的定時(shí)。

包括在ca組中的時(shí)鐘鏈路clk用作dq和ca的頻率和相位源。用于發(fā)射和接收數(shù)據(jù)的定時(shí)事件是使用相位插值電路從clk鏈路合成的。每個(gè)dram所需的相位內(nèi)插值可以由初始化時(shí)的處理生成，并通過周期性校準(zhǔn)處理來(lái)維持。

對(duì)時(shí)鐘系統(tǒng)的這種改變可以產(chǎn)生以下益處：連接到單個(gè)dram的最小鏈路數(shù)不再受共享dqs定時(shí)信號(hào)的數(shù)據(jù)鏈路組的大小的限制。這意味著，代替每個(gè)dram包含兩個(gè)半字節(jié)組(x4)dq接口(如圖6所示)，每個(gè)dram可以包含其每一個(gè)是鏈路(x1)的兩個(gè)數(shù)據(jù)鏈路組。結(jié)果可以在圖16a中看到。72個(gè)數(shù)據(jù)鏈路連接到控制器部件，并且每對(duì)數(shù)據(jù)鏈路連接到一個(gè)主dram(dram堆疊的)。在單個(gè)模塊上存在三十六個(gè)dram堆疊的空間，這意味著不需要將模塊中的dram堆疊的任何一個(gè)耦合在一起(例如，在圖5中)。

在該實(shí)施例中，圖16a的第二插槽包含連續(xù)性模塊而不是dram模塊，如圖15a的情況。在圖16a的一個(gè)模塊配置中，一個(gè)模塊的每個(gè)dram的兩個(gè)dq接口連接到控制器部件，其中一半連接流經(jīng)連續(xù)性模塊。拓?fù)浣Y(jié)構(gòu)如圖7所示，但每個(gè)dram具有兩個(gè)xl接口，而不是兩個(gè)x4接口。

圖16b的定時(shí)圖類似于圖7的定時(shí)圖。主ca和主dq鏈路的波形與3.2ghz主時(shí)鐘信號(hào)一起示出。主ca鏈路具有如圖7所示的dq鏈路的信號(hào)傳送速率(6.4gb/s)的1/4。其他實(shí)施例可以具有其他信號(hào)傳送速率。

圖16a的配置的一個(gè)可能的優(yōu)點(diǎn)是dram部件可以避免在高容量配置中通過dram傳遞數(shù)據(jù)的延遲成本。dram還可以避免第二x4dq接口的成本，但是可以用具有可配置寬度-{x1，x2，x4}的接口來(lái)實(shí)現(xiàn)以支持圖8中列出的相同配置。dram的接口計(jì)時(shí)可以必須在該替代實(shí)施例中被修改。

附帶的定時(shí)圖中示出了六個(gè)內(nèi)部節(jié)點(diǎn)的波形以及數(shù)據(jù)輸入和數(shù)據(jù)輸出信號(hào)。

wr定時(shí)細(xì)節(jié)dq-buf-skp[1]＝0

圖17是根據(jù)一個(gè)實(shí)施例的用于dq緩沖區(qū)的寫入操作的定時(shí)圖。圖17圖示了當(dāng)由于dqs和ck域之間的漂移導(dǎo)致新的skp[1]采樣值與先前一個(gè)采樣值不匹配時(shí)發(fā)生了什么。在dly0.5控制上的低值使得dqy0和dqz0值通過相位調(diào)整塊中的多路復(fù)用器。假設(shè)在dly123[1:0]控制上的值為00，其也導(dǎo)致dqy0和dqz0值在循環(huán)調(diào)整塊中的多路復(fù)用器。dqy0和dqz0值可以通過dqy2和dqz2寄存器被采樣，以及此時(shí)可能已經(jīng)跨入ck域(btransmit域)。dqy2和dqz2寄存器驅(qū)動(dòng)輸出多路復(fù)用器，其進(jìn)而驅(qū)動(dòng)輔鏈路組的輸出驅(qū)動(dòng)器。

可以從延遲調(diào)整邏輯創(chuàng)建dqs輸出?？梢允褂胏k+90°信號(hào)驅(qū)動(dòng)dqs，因?yàn)閙odet＝1值會(huì)導(dǎo)致90度延遲插入dqs值。如果假設(shè)dly123[1：0]控制的值為11，則dqyo和dqzo值可能會(huì)被延遲三個(gè)周期的管線。數(shù)據(jù)和定時(shí)信號(hào)可能出現(xiàn)在輔鏈路上，比之前的情況晚3*tck。這允許通過dqs到ck域交叉的延遲以一個(gè)周期的增量進(jìn)行調(diào)整。

wr定時(shí)細(xì)節(jié)dq-buf-sk[1]＝1

圖18是根據(jù)另一實(shí)施例的用于dq緩沖區(qū)的寫入操作的定時(shí)圖。圖18類似于圖17，除了它假設(shè)dqs和ck信號(hào)被對(duì)齊，使得由dqs從ck+90°采樣的skp[1]值高。

圖18中示出了六個(gè)內(nèi)部節(jié)點(diǎn)的波形，沿主數(shù)據(jù)輸入和輔數(shù)據(jù)輸出信號(hào)。每個(gè)主數(shù)據(jù)鏈路dqin由主定時(shí)鏈路dqsin在上升沿和下降沿的進(jìn)行采樣，導(dǎo)致在dqs域中的dqy0和dqz0寄存器輸出上保持兩個(gè)采樣值y和z。

應(yīng)當(dāng)注意，dqs-en信號(hào)形成在ck域中并對(duì)dqsin信號(hào)進(jìn)行門控。如果數(shù)據(jù)傳遞更長(zhǎng)，則可能會(huì)延長(zhǎng)此延遲。

該示例假定dqs和ck信號(hào)被對(duì)齊，使得由dqs從ck+90°采樣的skp[1]值為高。dly0.5控制值由上一次wr傳遞中的skp[1]值設(shè)定，因此控制值也很高。

圖18圖示了當(dāng)由于dqs和ck域之間的漂移導(dǎo)致新的skp[1]采樣值與前一個(gè)采樣值不匹配時(shí)發(fā)生什么。dly0.5控制上的高值使得dqy0和dqz0值由dqy1和dqz1寄存器采樣，并通過相位調(diào)整塊中的多路復(fù)用器。假設(shè)dly123[1:0]控制上的值為00，其使得dqy1和dqz1值也通過循環(huán)調(diào)整塊中的多路復(fù)用器?？梢酝ㄟ^dqy2和dqz2寄存器對(duì)dqy1和dqz1值進(jìn)行采樣，并且此時(shí)可能已經(jīng)跨入ck域。dqy2和dqz2寄存器驅(qū)動(dòng)輸出多路復(fù)用器，其進(jìn)而驅(qū)動(dòng)輔鏈路組的輸出驅(qū)動(dòng)器。

可以從延遲調(diào)整邏輯創(chuàng)建dqs輸出?？梢允褂胏k+90°信號(hào)來(lái)驅(qū)動(dòng)dqs輸出，因?yàn)閙odet＝1值使得90度的延遲被插入dqs值。如果dly123[1:0]控制的值假定為11，則dqy0和dqz0值可能會(huì)延遲三個(gè)周期的管線。數(shù)據(jù)和定時(shí)信號(hào)可能出現(xiàn)在輔鏈路上，比之前的情況晚3*tck。這允許通過dqs到ck域交叉的延遲以一個(gè)周期的增量進(jìn)行調(diào)整。

定時(shí)漂移的自動(dòng)跟蹤

圖19示出了根據(jù)一個(gè)實(shí)施例的圖17和圖18的定時(shí)示例可以組合在一起以在任意大的范圍上自動(dòng)跟蹤dqs和ck域之間的漂移。

圖19假設(shè)域交叉邏輯已經(jīng)被初始化，所以來(lái)自ca總線上的列寫入命令和該命令的寫入數(shù)據(jù)的延遲是恒定的3.00*tck。應(yīng)當(dāng)注意，為了描述目的，所圖示的值可以小于在實(shí)際系統(tǒng)中可以看到的值，以便適合于定時(shí)圖內(nèi)。

在定時(shí)圖1910中，在寫命令之后1.125*tck，寫入選通到達(dá)。被采樣的skp[1:0]值為“01”。新的dly0.5相位值從skp[1]被設(shè)置，新的dly123[1:0]周期值為“01”(與先前初始化時(shí)設(shè)置的值相同)。

在定時(shí)圖1920中，dqs定時(shí)相對(duì)于ck域漂移，因此寫入選通在寫入命令之后1.375*tck到達(dá)。采樣的skp[1:0]值為“11”。新的dly0.5相位值從skp[1]被設(shè)置。因?yàn)閟kp[1]和舊的dly0.5相位值不同，并且由于skp[0]為高，所以新的dly123[1:0]可能需要增加或減少(相對(duì)于舊的dly123[1:0]值)來(lái)保持命令到數(shù)據(jù)延遲恒定在3.00tck；在這個(gè)示例中其減少。

總之，每個(gè)傳遞的dqs定時(shí)信號(hào)可以采樣ck和ck+90°(在寫入的情況下)，并將該信息保留在skp[1:0]寄存器中。在下一次傳遞之前的空閑間隔，可以更新dly0.5和dly123[1:0]值(保存在ck域中的控制寄存器中)，以反映上次傳遞中的skp[1:0]。這些新的dly0.5和dly123[1:0]值被用在下一次傳遞上。

在一個(gè)實(shí)現(xiàn)中，該序列可以在每個(gè)傳遞上自動(dòng)發(fā)生，并且可以允許跨域邏輯在系統(tǒng)操作期間適應(yīng)任意大范圍的dqs到ck漂移。初始化過程使控制寄存器設(shè)置為適當(dāng)?shù)闹岛螅恍枰M(jìn)一步的維護(hù)操作來(lái)支持此自動(dòng)跟蹤。

替換dq拓?fù)?/u>

圖20示出了根據(jù)一個(gè)實(shí)施例的具有備選dq拓?fù)涞牧硪淮鎯?chǔ)器系統(tǒng)。該dq拓?fù)淇梢员徽J(rèn)為是點(diǎn)對(duì)二點(diǎn)的dq拓?fù)洹Ｔ撓到y(tǒng)包括連接到控制器部件的四個(gè)dram模塊。9對(duì)主dq半字節(jié)組(dqu和dqv)中的每一個(gè)連接到四個(gè)模塊。第三主dqt0半字節(jié)組連接x0和y0模塊。第四主dqtl半字節(jié)組連接xl和yl模塊。主板上的這種互連模式可能允許系統(tǒng)配置有兩對(duì)dram模塊或單對(duì)dram模塊(例如x0/y0對(duì))。

在其他實(shí)施例中，該互連模式還可以利用使用連續(xù)性模塊來(lái)支持一個(gè)和三個(gè)模塊配置。在該實(shí)施例中，主dq和主ca鏈路具有點(diǎn)到二點(diǎn)拓?fù)洌皇巧厦骊P(guān)于圖6所示和描述的點(diǎn)到點(diǎn)拓?fù)洹?/p>

該配置可以導(dǎo)致在主dq和主ca鏈路上較低的信號(hào)傳送速率，但是可以為存儲(chǔ)器系統(tǒng)提供更高的容量，例如與上述那些模塊的兩倍。

可以在圖20的dram中使用如本文所描述的dram接口修改。在這些實(shí)施例中可以支持dram到dram傳遞情況，使得模塊容量可以具有與先前存儲(chǔ)器系統(tǒng)中描述的范圍相同的范圍。

在一些實(shí)現(xiàn)中，可以使用另一鏈路來(lái)執(zhí)行內(nèi)存區(qū)塊選擇。主ca鏈路可以由一對(duì)模塊接收?？梢允褂玫刂锋溌坊蛐酒x擇鏈路來(lái)指導(dǎo)對(duì)共享ca鏈路的兩個(gè)模塊中的一個(gè)的訪問。

dram接口細(xì)節(jié)-雙存儲(chǔ)庫(kù)組

圖21示出了根據(jù)另一實(shí)施例的單個(gè)dram模塊包含九個(gè)dram堆疊的系統(tǒng)配置。此配置表示當(dāng)使用72dq鏈路通道和具有兩個(gè)x4dq半字節(jié)接口的dram堆疊時(shí)最小可能的配置。

該配置的一個(gè)選項(xiàng)可以是將列訪問粒度增加到128b。九個(gè)dram堆疊中的每一個(gè)將提供8b×16列塊突發(fā)。這是圖6系統(tǒng)中使用的4bx16列塊的寬度的兩倍。

應(yīng)當(dāng)注意，在該配置中，對(duì)接口邏輯的修改可能是最小的，因?yàn)榱性L問路徑的寬度可能只需要增加。

該配置的第二選項(xiàng)可以是保持列訪問粒度固定為4b×16，并增加dram的接口和內(nèi)核的并發(fā)性。

在一些實(shí)現(xiàn)中，dram存儲(chǔ)庫(kù)被分成兩個(gè)獨(dú)立可訪問的組(a和b)。兩個(gè)存儲(chǔ)庫(kù)組中的每一個(gè)可以執(zhí)行獨(dú)立的事務(wù)流，執(zhí)行獨(dú)立的行訪問和列訪問。

可能需要將dram的ca接口加倍以能夠?qū)崿F(xiàn)該第二并發(fā)訪問(圖20中未示出)。這是通過在該最小模塊配置中將caxa和caxb鏈路(類似于圖5中所示的)連接到每個(gè)dram堆疊來(lái)實(shí)現(xiàn)的。

主ca鏈路上可能有足夠的帶寬來(lái)支持第二訪問，因?yàn)槠渌渲?如圖6中的那樣)正在執(zhí)行兩個(gè)獨(dú)立的事務(wù)流，并將它們引導(dǎo)caxa和caxb模塊鏈路。

圖20的修改的dram還可能需要能夠?qū)蓚€(gè)主接口(dqv和dqt)引導(dǎo)兩個(gè)存儲(chǔ)庫(kù)組。還需要第二tsvdq鏈路來(lái)允許數(shù)據(jù)被引導(dǎo)到輔dram上的存儲(chǔ)庫(kù)組。

在替代的核心配置中，堆疊中的每個(gè)dram可能僅具有單個(gè)存儲(chǔ)庫(kù)組。在該替代實(shí)施例中，控制器部件可以將兩個(gè)事務(wù)流引導(dǎo)到堆疊中的兩個(gè)不同的dram(但不是相同的dram)。

這可以簡(jiǎn)化dram內(nèi)核并節(jié)省成本。引導(dǎo)邏輯可以包括在接口以及第二tsvdq鏈路中?？刂破鞑考梢詸z查請(qǐng)求隊(duì)列，以確保在每個(gè)事務(wù)對(duì)中不使用相同的dram。

在具有兩個(gè)數(shù)據(jù)接口的dram堆疊的架構(gòu)中，可以優(yōu)化返回總線以最小化數(shù)據(jù)返回延遲的變化。這種優(yōu)化可以稱為平準(zhǔn)(levelizing)或傾斜校正(deskewing)數(shù)據(jù)返回延遲。如果數(shù)據(jù)返回延遲沒有被傾斜校正(或平準(zhǔn)化)，那么如下面詳細(xì)描述的存儲(chǔ)器模塊拓?fù)淇梢宰鳛榫哂卸鄠€(gè)階段的管線進(jìn)行管理。這是可能的，因?yàn)槎询B被布置在菊花(daisy)鏈的拓?fù)渲?，而不是多點(diǎn)總線中。本文描述的實(shí)施例可以給出較低的平均數(shù)據(jù)延遲，改善帶寬，減少地址總線爭(zhēng)用或其任何組合。由于較低的中間總線連接，如本文所述，本文所述的實(shí)施例可能導(dǎo)致更容易定時(shí)的dq/dqs總線。在一些實(shí)現(xiàn)中，可以使用延遲讀取(d)來(lái)減輕地址總線爭(zhēng)用。

在一個(gè)實(shí)現(xiàn)中，存儲(chǔ)器模塊具有至少兩組堆疊的存儲(chǔ)器部件，每個(gè)堆疊具有與線性鏈中的點(diǎn)對(duì)點(diǎn)拓?fù)溥B接的兩個(gè)數(shù)據(jù)接口。存儲(chǔ)器模塊的ca接口連接在共享總線上。第一組的第一堆疊連接到模塊接口(例如，連接到存儲(chǔ)器模塊的引腳)。存儲(chǔ)器模塊的堆疊被配置為使得在第一組和第二組的模塊接口處的訪問插槽被及時(shí)偏移。存儲(chǔ)器部件的堆疊可以具有可變延遲以在模塊接口處創(chuàng)建訪問插槽的管線。在一個(gè)實(shí)現(xiàn)中，訪問插槽之間的偏移由存儲(chǔ)器控制器管理，如訪問插槽的管線。在另一實(shí)現(xiàn)中，每個(gè)堆疊的讀取延遲是相同的。

在其他實(shí)現(xiàn)中，耦合到該存儲(chǔ)器模塊的存儲(chǔ)器控制器可以向存儲(chǔ)器模塊發(fā)送命令，并且存儲(chǔ)器模塊可以基于命令的類型改變延遲。例如，rcd部件可以接收命令，并且rcd部件可以控制不同組中的堆疊的延遲以創(chuàng)建訪問插槽的管線。在一個(gè)實(shí)現(xiàn)中，每個(gè)組的ca鏈路可以是獨(dú)立的，但是在組內(nèi)是共享的。例如，第一ca鏈路在rcd部件和第一組堆疊的存儲(chǔ)器部件之間被耦合，并且第二ca鏈路在rcd部件和第二組堆疊的存儲(chǔ)器部件之間被耦合?？梢栽诘谝唤M中的多個(gè)堆疊之間共享第一ca鏈路，并且在第二組中的多個(gè)堆疊之間可以共享第二ca鏈路。

在一個(gè)實(shí)現(xiàn)中，存儲(chǔ)器模塊可以從存儲(chǔ)器控制器接收讀取命令或延遲讀取命令。存儲(chǔ)器部件堆疊可以響應(yīng)于讀取命令而被編程有第一延遲，并且響應(yīng)于讀取延遲命令而被編程有第二延遲，其中第一延遲小于第二延遲，如本文所述。

圖22是根據(jù)一個(gè)實(shí)施例的具有布置在環(huán)中的多個(gè)dram堆疊的存儲(chǔ)器模塊的框圖，其中每個(gè)dram部件包括兩個(gè)數(shù)據(jù)接口。存儲(chǔ)器模塊2200包括存儲(chǔ)器部件的四個(gè)堆疊：第一堆疊2212、第二堆疊2214、第三堆疊2216和第四堆疊2218。第一堆疊2212的第一數(shù)據(jù)接口經(jīng)由第一dq鏈路(dq0)耦合到模塊接口2210。模塊接口2210(dqu)被布置成第一半字節(jié)并且包括相應(yīng)的定時(shí)鏈路。第三堆疊2216的第一數(shù)據(jù)接口經(jīng)由第二dq鏈路(dq1)耦合到第一堆疊2212的第二數(shù)據(jù)接口。第二堆疊2214的第一數(shù)據(jù)接口經(jīng)由第三dq鏈路(dq2)耦合到第三堆疊2216的第二數(shù)據(jù)接口。第四堆疊2218的第一數(shù)據(jù)接口經(jīng)由第四dq鏈路(dq3)耦合到第二堆疊2214的第二數(shù)據(jù)接口。

在一個(gè)實(shí)現(xiàn)中，存儲(chǔ)器模塊2200還包括經(jīng)由主ca鏈路2204(cax)耦合到模塊接口的rcd部件2202。第一輔ca鏈路2206耦合在rcd部件2202和第一堆疊2212之間。第一輔ca鏈路2206與第二堆疊2214共享。第二輔ca鏈路2208耦合在rcd部件2202和第四堆疊2218之間。第二輔ca鏈路2208與第三堆疊2216共享。應(yīng)當(dāng)注意，存儲(chǔ)器模塊2200可以包括以與這四個(gè)堆疊相同的拓?fù)洳贾玫母郊佣询B。

下面描述rcd部件2202和四個(gè)堆疊2212-2218如何處理讀取操作。

圖23是根據(jù)一個(gè)實(shí)施例的由圖22的存儲(chǔ)器模塊2200的讀取操作的定時(shí)圖。rcd部件2202接收第一讀取命令(r)2302。rcd部件2202在第一輔ca鏈路2206上發(fā)送第一讀取命令，其導(dǎo)致第一堆疊2212處的第一訪問2304。rcd部件2202接收第二讀取命令讀取命令(r)2306。rcd部件2202在第二輔ca鏈路2208上發(fā)送第二讀取命令，其在第三堆疊2216處引起第二訪問2308。rcd部件2202接收第三讀取命令(r)2310。rcd部件2202在第一輔ca鏈路2206上發(fā)送第三讀取命令，其在第二堆疊2214處引起第三訪問2312。rcd部件2202接收第四讀取命令(r)2314。rcd部件2202在第二輔ca鏈路2208上發(fā)送第四讀取命令，其在第四堆疊2218處引起第四訪問2316。

如圖23所圖示的，當(dāng)在第一輔ca鏈路2206上信號(hào)傳送第一次讀取命令2302和第三讀取命令2310時(shí)rcd部件2202必須等待它們之間的延遲。類似地，當(dāng)在第二輔ca鏈路228上信號(hào)傳送第二讀取命令2306和第四讀取命令2314時(shí)rcd部件2202必須等待它們之間的延遲。該延遲被標(biāo)記為tcc。存在當(dāng)相應(yīng)的堆疊接收讀取命令時(shí)和當(dāng)相應(yīng)堆疊的相應(yīng)數(shù)據(jù)接口上的數(shù)據(jù)可用時(shí)之間的讀延遲(trl)。將訪問相應(yīng)數(shù)據(jù)接口上的數(shù)據(jù)的時(shí)間稱為訪問插槽。訪問插槽的訪問時(shí)間等于tcc。當(dāng)在兩個(gè)輔ca鏈路上信號(hào)發(fā)送讀取命令時(shí)它們之間可能也存在延遲。兩個(gè)連續(xù)讀取命令之間的延遲標(biāo)記為tcc-tb。堆疊在不同時(shí)間被訪問，使得中間堆疊可以通過環(huán)路由數(shù)據(jù)，導(dǎo)致在模塊接口2210處的第一訪問插槽2320，隨后是第二訪問插槽2322，之后是第三訪問插槽2324，這后是第四訪問插槽2326。

如圖23所圖示的，存在其中插槽的空閑的各種訪問時(shí)間槽。這種拓?fù)浣Y(jié)構(gòu)也可能出現(xiàn)一些可能的時(shí)序問題。為了補(bǔ)償潛在的定時(shí)問題，該拓?fù)涫褂盟俣绕ヅ渚彌_區(qū)。這些速度匹配緩沖區(qū)可能難以實(shí)現(xiàn)。如上所述，可以使用速度匹配緩沖區(qū)來(lái)防止總線爭(zhēng)用，如緩沖區(qū)延遲tb所反映的，使得數(shù)據(jù)在模塊接口(dqu)處可以順序地可用，如圖23所示。

圖24是根據(jù)另一實(shí)施例的具有多個(gè)dram堆疊被布置在線性鏈中的至少兩個(gè)組中的存儲(chǔ)器模塊2400的框圖，其中每個(gè)dram堆疊包括兩個(gè)數(shù)據(jù)接口。存儲(chǔ)器模塊2400包括布置在第一組2411和第二組2413中的四個(gè)存儲(chǔ)器部件的堆疊。第一組2411包括第一堆疊2412和第三堆疊2415。第二組2413包括第二堆疊2414和第四堆疊2418。第一堆疊2412的第一數(shù)據(jù)接口經(jīng)由第一dq鏈路(dq0)耦合到模塊接口2410。模塊接口2410(dqu)被布置成第一半字節(jié)并且包括相應(yīng)的定時(shí)鏈路。第二堆疊2414的第一數(shù)據(jù)接口經(jīng)由第二dq鏈路(dq1)耦合到第一堆疊2412的第二數(shù)據(jù)接口。第三堆疊2416的第一數(shù)據(jù)接口經(jīng)由第三dq鏈路(dq2)耦合到第二堆疊2414的第二數(shù)據(jù)接口。第四堆疊2418的第一數(shù)據(jù)接口經(jīng)由第四dq鏈路(dq3)耦合到第三堆疊2416的第二數(shù)據(jù)接口。

在一個(gè)實(shí)施例中，存儲(chǔ)器模塊2400包括經(jīng)由主ca鏈路2404(cax)耦合到模塊接口的rcd部件2402。第一輔ca鏈路2406耦合在rcd部件2402和第一堆疊2412之間。第一輔ca鏈路2406與第三堆疊2416共享。第二輔ca鏈路2408被耦合在rcd部件2402和第四堆疊2418之間。第二輔ca鏈路2408與第二堆疊2414共享。應(yīng)當(dāng)注意，存儲(chǔ)器模塊2400可以包括以與這四個(gè)堆疊相同的拓?fù)洳贾玫母郊佣询B。

下面描述rcd部件2402和四個(gè)堆疊2412-2418如何處理讀取操作。

圖25是根據(jù)另一實(shí)施例的圖24的存儲(chǔ)器模塊的讀取操作的定時(shí)圖。rcd部件2402接收作為延遲讀取命令(d)的第一命令2502，緊接著是作為讀取命令(r)的第二命令2504。rcd部件2402在第一輔ca鏈路2406上發(fā)送第一命令2502，其導(dǎo)致在第一堆疊2412處的第一訪問2506，并且在第二輔ca鏈路2408上發(fā)送第二命令2504，其導(dǎo)致在第二堆疊2414處的第二訪問2508。rcd部件2402接收作為延遲讀取命令(d)的第三命令2510，緊接著是作為讀取命令(r)的第四命令2512。rcd部件2402在第一輔ca鏈路2406上發(fā)送第三命令2510，這導(dǎo)致第三堆疊2416處的第三訪問2514，并且在第二輔ca鏈路2408上發(fā)送第四命令2512，這導(dǎo)致在第四堆疊2418處的第四訪問2516。應(yīng)當(dāng)注意，延遲讀取命令(d)可以以各種方式被編碼成一個(gè)或多個(gè)信號(hào)。例如，一旦在主ca鏈路上接收到延遲讀取(d)，rcd部件可以在特定堆疊的輔ca鏈路上添加額外的延遲。如圖25所示，在主ca鏈路上接收讀取命令(r)和在第一輔ca鏈路上發(fā)送命令之間的時(shí)間不同于在主ca鏈路上接收延遲讀取命令(d)和在第二輔ca鏈路上發(fā)送命令之間的時(shí)間。這允許同時(shí)訪問兩個(gè)堆疊，因?yàn)樗鼈兪欠珠_的組。而且，由于所訪問的堆疊是分開的組，所以可以將數(shù)據(jù)作為中間傳遞被傳遞到非訪問堆疊(在另一組中)，以減少數(shù)據(jù)返回延遲和地址總線爭(zhēng)用，如本文所述。相反，圖23中的讀取命令(r)在主ca鏈路上接收命令并在輔ca連接上發(fā)送命令之間顯示出相同的定時(shí)響應(yīng)。

雖然rcd部件2402必須在第一輔ca鏈路2406上的第一命令2502和被發(fā)送的第三命令2510之間仍然等待，但是rcd部件2402可以發(fā)送第一輔ca鏈路2406上的第一命令2502和第二輔ca鏈路2408上的第二命令2504。類似地，rcd部件2402可以同時(shí)發(fā)送第一輔ca鏈路2406上的第三命令2510和第二輔ca鏈路2408上的第四命令2512。第一命令2502導(dǎo)致第一訪問插槽2520，第二命令2504導(dǎo)致第二訪問插槽2522。第一訪問插槽2520和第二訪問插槽2522在時(shí)間上偏移。第三命令2510導(dǎo)致第三訪問插槽2524，第四命令2512導(dǎo)致第四訪問插槽2526。第三訪問插槽2524和第四訪問插槽2526在時(shí)間上偏移。如圖25所示，鏈路插槽限制了每組四列訪問的間隔。

應(yīng)當(dāng)注意，如圖23所示，模塊接口處的訪問插槽是連續(xù)的，但是與圖23相比，輔數(shù)據(jù)總線具有較少的地址總線爭(zhēng)用并且較少的訪問時(shí)間槽是空閑。

在另一實(shí)施例中，存儲(chǔ)器模塊包括存儲(chǔ)器接口、連接在共享總線上的ca接口和至少兩組堆疊的存儲(chǔ)器部件，其中每個(gè)存儲(chǔ)器部件堆疊包括與線性鏈中的點(diǎn)對(duì)點(diǎn)拓?fù)溥B接的兩個(gè)數(shù)據(jù)接口。至少兩個(gè)堆疊的存儲(chǔ)器部件的第一組中的第一堆疊包括耦合到模塊接口的第一數(shù)據(jù)接口和耦合到該至少兩個(gè)堆疊存儲(chǔ)器部件的第二組中的第二堆疊的第二數(shù)據(jù)接口。在該拓?fù)渲?，用于第一組的模塊接口處的第一訪問插槽在時(shí)間上偏離用于第二組的模塊接口處的第二訪問插槽。也就是說(shuō)，用于組的模塊接口處的訪問插槽在時(shí)間上偏移以減少數(shù)據(jù)返回延遲和地址總線連接。

在另一實(shí)施例中，存儲(chǔ)器控制器耦合到存儲(chǔ)器模塊，并且將第一訪問插槽和第二訪問插槽之間的偏移作為插槽訪問的管線。如上所述，兩組可以在存儲(chǔ)器模塊的該部分中各自包括總共四個(gè)堆疊的兩個(gè)堆疊。如上所述，存儲(chǔ)器模塊可以包括具有分成具有輔ca鏈路的兩個(gè)組的四個(gè)堆疊的更多部分。例如，可能有總數(shù)為36個(gè)設(shè)備位點(diǎn)，其中堆疊有每個(gè)設(shè)備位點(diǎn)處。備選地，兩個(gè)組可以各自包括僅一個(gè)堆疊，如圖26所示。在其他實(shí)施例中，兩個(gè)組可以包括多于兩個(gè)的堆疊，如圖24所示。組可以具有任何數(shù)量的堆疊，只要在線性鏈中的相鄰堆疊是在不同的組中，因此它們可以在單獨(dú)的ca鏈路上被訪問。

在各自兩個(gè)堆疊的兩組的實(shí)現(xiàn)中，第一組包括第一堆疊和第三堆疊，并且第二組包括第二堆疊和第四堆疊。類似于第一訪問插槽和第二訪問插槽在時(shí)間上偏移，模塊接口處的第三訪問插槽和第四訪問插槽也是如此。第二堆疊包括耦合到第一組中的第一堆疊的第一數(shù)據(jù)接口和耦合到第一組中的第三堆疊的第二數(shù)據(jù)接口。第三堆疊包括耦合到第二組中的第二堆疊的第一數(shù)據(jù)接口和耦合到第二組中的第四堆疊的第二數(shù)據(jù)接口。

在另一實(shí)施例中，存儲(chǔ)器模塊包括具有第一數(shù)據(jù)線集合、第二數(shù)據(jù)線集合和第三數(shù)據(jù)線集合以及第一引腳集合和第二引腳集合的印刷電路板，第一引腳耦合到第一數(shù)據(jù)線路集合。存儲(chǔ)器模塊還包括四個(gè)堆疊：位于印刷電路板上的第一位點(diǎn)處的dram部件的第一堆疊；位于印刷電路板上的第二位點(diǎn)處的dram部件的第二堆疊；位于印刷電路板上第三位點(diǎn)處的dram部件的第三堆疊；以及位于印刷電路板上的第四位點(diǎn)處的dram部件的第四堆疊。dram部件的第一堆疊包括耦合到第一數(shù)據(jù)線路集合的第一數(shù)據(jù)接口和耦合到第二數(shù)據(jù)線路集合的第二數(shù)據(jù)接口。dram部件的第二堆疊包括耦合到第二數(shù)據(jù)線集合的第一數(shù)據(jù)接口和耦合到第三數(shù)據(jù)線集合的第二數(shù)據(jù)接口。dram部件的第三堆疊包括耦合到第三數(shù)據(jù)線集合的第一數(shù)據(jù)接口和耦合到第四數(shù)據(jù)線集合的第二數(shù)據(jù)接口。dram部件的第四堆疊包括耦合到第四數(shù)據(jù)線集合的第一數(shù)據(jù)接口。

在另一實(shí)施例中，存儲(chǔ)器模塊包括布置在印刷電路板上的rcd部件。印刷電路板包括命令和地址(ca)線路集合的第一集合、第二集合和第三集合和第三引腳集合，第三引腳集合耦合到第一ca線路集合。第一ca線路集合耦合到rcd部件，并且第二ca線路集合耦合在rcd部件和第一位點(diǎn)之間以及rcd部件和第三位點(diǎn)之間。第三ca線路集合耦合在rcd部件和第二位點(diǎn)之間以及rcd部件和第四位點(diǎn)之間。

在本文描述的各種實(shí)施例中，dram部件包括：存儲(chǔ)器單元集合；第一數(shù)據(jù)鏈路集合；第二數(shù)據(jù)鏈路集合；第三數(shù)據(jù)鏈路集合；耦合到第一數(shù)據(jù)鏈路集合的第一接收器；耦合到所述第一數(shù)據(jù)鏈路集合的第一傳送器；耦合到所述第二數(shù)據(jù)鏈路集合的第二接收器；耦合到所述第二數(shù)據(jù)鏈路集合的第二傳送器；第一多路復(fù)用器，具有耦合到第一傳送器的輸出；第二多路復(fù)用器，具有耦合到第二傳送器的輸出；第三多路復(fù)用器；第四多路復(fù)用器，具有耦合到第一多路復(fù)用器的輸入和第二多路復(fù)用器的輸入的輸出；第五多路復(fù)用器，具有耦合到存儲(chǔ)器單元集合的輸出；以及第六多路復(fù)用器，具有耦合到第三數(shù)據(jù)鏈路集合的輸出。第一接收器耦合到第二多路復(fù)用器的輸入并耦合到第三多路復(fù)用器的輸入。第二接收器耦合到第一多路復(fù)用器的輸入，并耦合到第三多路復(fù)用器的輸入。第三多路復(fù)用器的輸出耦合到第五多路復(fù)用器的輸入，并且耦合到第六多路復(fù)用器的輸入。第三數(shù)據(jù)鏈路集合耦合到第五多路復(fù)用器的輸入并耦合到第四多路復(fù)用器的輸入。存儲(chǔ)器單元集合耦合到第四多路復(fù)用器的輸入并耦合到第六多路復(fù)用器的輸入。備選地，dram部件可以包括更多或更少的部件，以促進(jìn)堆疊中的其他dram部件與其他堆疊上的其他dram部件之間的數(shù)據(jù)傳遞，如本文所述。

在操作期間，如圖25所示，來(lái)自第一堆疊的第一數(shù)據(jù)在第一周期被傳遞到第一訪問插槽處的模塊接口。來(lái)自第二堆疊的第二數(shù)據(jù)在第一周期被傳遞到第一堆疊。來(lái)自第三堆疊的第三數(shù)據(jù)在第一周期被傳遞到第二堆疊。來(lái)自第四堆疊的第四數(shù)據(jù)在第一周期被傳遞到第三堆疊。此外，第二數(shù)據(jù)在第二周期被傳遞到第二訪問插槽的模塊接口。第三數(shù)據(jù)在第二周期被從第二堆疊傳遞到第一堆疊，并且第四數(shù)據(jù)在第二周期被從第三堆疊傳遞到第二堆疊。然后，第三數(shù)據(jù)在第三周期被傳遞到在第三訪問插槽處的模塊接口，并且第四數(shù)據(jù)在第三周期從第二堆疊傳遞到第一堆疊。然后，第四數(shù)據(jù)在第四周期被傳遞到第四訪問插槽處的模塊接口。

圖26是根據(jù)另一實(shí)施例的具有多個(gè)dram堆疊的存儲(chǔ)器模塊2600的方框圖，其中多個(gè)dram堆疊被布置在線性鏈中的至少兩個(gè)組中，其中每個(gè)dram堆疊包括兩個(gè)數(shù)據(jù)接口。存儲(chǔ)器模塊2600包括布置在第一組2611和第二組2613中的存儲(chǔ)器部件的兩個(gè)堆疊。第一組2611僅包括第一堆疊2612。第二組2613僅包括第二堆疊2614。第一堆疊2612的第一數(shù)據(jù)接口經(jīng)由第一dq鏈路(dq0)耦合到模塊接口2610。模塊接口2610(dqu)被布置成第一半字節(jié)并且包括相應(yīng)的定時(shí)鏈路。第二堆疊2614的第一數(shù)據(jù)接口經(jīng)由第二dq鏈路(dq1)耦合到第一堆疊2612的第二數(shù)據(jù)接口。

在一個(gè)實(shí)施例中，存儲(chǔ)器模塊2600包括經(jīng)由主ca鏈路2604(cax)耦合到模塊接口的rcd部件2602。第一輔ca鏈路2606耦合在rcd部件2602和第一堆疊2612之間。第二輔ca鏈路2608耦合在rcd部件2602和第二堆疊2414之間。應(yīng)當(dāng)注意，存儲(chǔ)器模塊2400可以包括以與這兩個(gè)堆疊相同的拓?fù)浣Y(jié)構(gòu)布置的附加的堆疊。

在一個(gè)實(shí)施例中，在第一周期的操作期間，來(lái)自第一堆疊的第一數(shù)據(jù)在第一訪問插槽處被傳遞到模塊接口，并且來(lái)自第二堆疊的第二數(shù)據(jù)被傳遞到第一堆疊。第二數(shù)據(jù)在第二周期在第二訪問插槽處被傳遞到模塊接口。

應(yīng)當(dāng)注意，上面關(guān)于圖22-26描述的實(shí)施例僅示出了存儲(chǔ)器模塊的一部分。在一個(gè)實(shí)現(xiàn)中，可能有具有堆疊的36個(gè)設(shè)備位點(diǎn)，內(nèi)存模塊上共有36個(gè)堆疊。在其他實(shí)施例中，設(shè)備位點(diǎn)可以基于應(yīng)用而變化。因此，存儲(chǔ)器模塊可以包括比本文所圖示和所描述的那些更多的堆疊和組。還應(yīng)當(dāng)注意，存儲(chǔ)器模塊可以在系統(tǒng)中實(shí)現(xiàn)。例如，系統(tǒng)可以包括主板基板，如本文所述，可以在其上布置存儲(chǔ)器控制器和一個(gè)或多個(gè)存儲(chǔ)器模塊。

上述實(shí)施例直接針對(duì)雙端口裸片。以下實(shí)施例針對(duì)用于高性能、高容量rdimm的dram部件的雙端口堆疊?？梢允褂冒▎蝹€(gè)dq/dqs的裸片來(lái)制造本文所述的雙端口裸片的堆疊對(duì)。上述各種實(shí)施例可以被稱為動(dòng)態(tài)點(diǎn)對(duì)點(diǎn)(dpp)堆疊結(jié)構(gòu)或dpp堆疊。在某些情況下，dpp堆疊架構(gòu)是用緩沖區(qū)實(shí)現(xiàn)的。在其他情況下，dpp堆疊體系結(jié)構(gòu)是用堆疊實(shí)現(xiàn)的。dpp堆疊架構(gòu)能夠通過減少dq/dqs總線上的負(fù)載來(lái)實(shí)現(xiàn)更高的總線速度。dpp堆疊架構(gòu)還通過在給定訪問中組合多個(gè)模塊來(lái)實(shí)現(xiàn)更高的系統(tǒng)容量。圖27圖示了標(biāo)準(zhǔn)(非dpp堆疊)ddr3dsdram拓?fù)洌渲忻總€(gè)裸片僅具有一個(gè)dq/dqs接口。圖28圖示出dpp堆疊的拓?fù)?，其中每個(gè)裸片具有兩個(gè)dq/dqs接口。具有兩個(gè)dq/dqs接口可能導(dǎo)致諸如噪聲、獨(dú)立接口之間的串?dāng)_、額外的緩沖和外圍邏輯等的多個(gè)工程難題。雙端口裸片可能需要以各種方式改變標(biāo)準(zhǔn)dram裸片。圖29和圖30圖示了拓?fù)浣Y(jié)構(gòu)，其中每個(gè)裸片只具有一個(gè)dq/dqs接口，但是能夠?qū)崿F(xiàn)更高的總線速度和更高的系統(tǒng)容量來(lái)進(jìn)行dpp堆疊。在這些實(shí)施例中，想法是每個(gè)封裝需要兩個(gè)dq/dqs接口，但不需要每個(gè)裸片。在這些實(shí)施例中，可以使用配置，其中在標(biāo)準(zhǔn)裸片上的現(xiàn)有dq/dqs接口可以重新使用以創(chuàng)建dpp堆疊架構(gòu)，其中封裝包括兩個(gè)數(shù)據(jù)接口，而不是單獨(dú)的裸片。在一些實(shí)施例中，取決于如何實(shí)現(xiàn)3ds，拓?fù)淇梢园~外的tsv以允許數(shù)據(jù)接口中的一個(gè)連接到封裝接口，或者拓?fù)淇梢园攲咏Y(jié)合或額外的f2f微球以形成裸片堆疊上的兩個(gè)端口的連接，每個(gè)具有單個(gè)dq/dqs接口。應(yīng)當(dāng)注意，在其他實(shí)施例中，堆疊中可以存在多于兩個(gè)的裸片，其中每個(gè)裸片是雙端口的。還應(yīng)當(dāng)注意，在其他實(shí)施例中，堆疊中可以存在多于兩個(gè)的裸片，其中每個(gè)堆疊都是雙端口的。

圖27是根據(jù)一個(gè)實(shí)施方式的存儲(chǔ)器部件的標(biāo)準(zhǔn)堆疊2700的框圖，每個(gè)存儲(chǔ)器部件包括單個(gè)數(shù)據(jù)接口。標(biāo)準(zhǔn)堆疊2700被圖示為具有兩個(gè)存儲(chǔ)器部件。在該實(shí)現(xiàn)中，第一存儲(chǔ)器部件2702和第二存儲(chǔ)器部件2704是同構(gòu)的。然而，由于不使用第二存儲(chǔ)器部件2704的數(shù)據(jù)接口2706，耦合到數(shù)據(jù)接口的傳送器、接收器和多路復(fù)用器是電源門控。經(jīng)由第一存儲(chǔ)器部件的數(shù)據(jù)接口2708和耦合到堆疊2700中的所有存儲(chǔ)器部件的輔接口2710訪問對(duì)第二存儲(chǔ)器部件2704的訪問。輔接口2710可以使用tsv來(lái)實(shí)現(xiàn)。

圖28是根據(jù)一個(gè)實(shí)施方式的存儲(chǔ)器部件的堆疊2800的框圖，每個(gè)存儲(chǔ)器部件包括兩個(gè)數(shù)據(jù)接口。堆疊2800被圖示為具有兩個(gè)存儲(chǔ)器部件。在該實(shí)現(xiàn)中，第一存儲(chǔ)器部件2802和第二存儲(chǔ)器部件2804是同構(gòu)的。第一存儲(chǔ)器部件包括第一數(shù)據(jù)接口2806和第二數(shù)據(jù)接口2808。第二存儲(chǔ)器部件還包括兩個(gè)數(shù)據(jù)接口。然而，由于不使用第二存儲(chǔ)器部件2804的數(shù)據(jù)接口，耦合到數(shù)據(jù)接口的傳送器、接收器和多路復(fù)用器是電源門控。經(jīng)由第一存儲(chǔ)器部件的數(shù)據(jù)接口2806或數(shù)據(jù)接口2808以及耦合到堆疊2800中的所有存儲(chǔ)器部件的輔接口2810訪問對(duì)第二存儲(chǔ)器部件2804的訪問。輔接口2810可以使用tsv來(lái)實(shí)現(xiàn)。

圖29是根據(jù)一個(gè)實(shí)施例的存儲(chǔ)器部件的堆疊2900的框圖，其中堆疊2900包括兩個(gè)數(shù)據(jù)接口并且每個(gè)存儲(chǔ)器部件包括一個(gè)數(shù)據(jù)接口的。堆疊2900被圖示為具有兩個(gè)存儲(chǔ)器部件，然而，堆疊2900可以在堆疊中包括多于兩個(gè)的存儲(chǔ)器部件。在該實(shí)施例中，第一存儲(chǔ)器部件2902和第二存儲(chǔ)器部件2904是同構(gòu)的。第一存儲(chǔ)器部件2902包括第一數(shù)據(jù)接口2906，第二存儲(chǔ)器部件2904包括第二數(shù)據(jù)接口2908。第二存儲(chǔ)器部件2904的傳送器、接收器和多路復(fù)用器被使用，因此不是電源門控?？梢越?jīng)由第一數(shù)據(jù)接口2906或第二數(shù)據(jù)接口2908來(lái)訪問第二存儲(chǔ)器部件2904。在一些情況下，經(jīng)由第一存儲(chǔ)器部件2902的第一數(shù)據(jù)接口和耦合到堆疊2900中的所有存儲(chǔ)器部件的輔接口2910訪問第二存儲(chǔ)器部件2904。在其他情況下，第二存儲(chǔ)器部件2904是經(jīng)由第二數(shù)據(jù)接口2908被訪問的。輔接口2910可以使用tsv來(lái)實(shí)現(xiàn)。此外，如圖29所示，附加的tsv2912可以用于將第二數(shù)據(jù)接口(dqs/dq)2908連接到第一存儲(chǔ)器部件2902，其也被稱為基芯片，以連接到第二封裝接口。

應(yīng)當(dāng)注意，在該實(shí)施例中，輔接口2910可能仍然包括用于內(nèi)部接口的多個(gè)(數(shù)百個(gè)大小)寬tsv，但是附加的tsv(數(shù)十個(gè))用于從第二數(shù)據(jù)接口2908向第一存儲(chǔ)器部件2902拉取數(shù)據(jù)線路。

在一些情況下，第一存儲(chǔ)器部件2902比第二存儲(chǔ)器部件2904更靠近封裝基板。例如，第一存儲(chǔ)器部件2902是堆疊2900中最接近或最底層的存儲(chǔ)器部件，而第二存儲(chǔ)器部件2904是堆疊2900中最遠(yuǎn)或最頂端的存儲(chǔ)器部件。堆疊2900可以在第一存儲(chǔ)器部件2902和第二存儲(chǔ)器部件2904之間包括零個(gè)或更多個(gè)中間存儲(chǔ)器部件。應(yīng)當(dāng)注意，存在將數(shù)據(jù)接口連接到兩個(gè)封裝接口的其他實(shí)施例。例如，引線接合連接可以如下面關(guān)于圖30a-30b所示和描述的那樣使用。

圖30a是根據(jù)另一實(shí)施例的存儲(chǔ)器部件的堆疊3000的框圖，其中堆疊3000包括兩個(gè)數(shù)據(jù)接口并且每個(gè)存儲(chǔ)器部件包括一個(gè)數(shù)據(jù)接口。圖30b是根據(jù)一個(gè)實(shí)施例的具有兩個(gè)堆疊的存儲(chǔ)器模塊的側(cè)視圖，每個(gè)堆疊包括兩個(gè)數(shù)據(jù)接口并且每個(gè)存儲(chǔ)器部件包括一個(gè)數(shù)據(jù)接口。參考圖30a-30b，堆疊3000被圖示為具有兩個(gè)存儲(chǔ)器部件，然而，堆疊3000可以在棧中包括多于兩個(gè)的存儲(chǔ)器部件。在本實(shí)施例中，第一存儲(chǔ)器部件3002和第二存儲(chǔ)器部件3004是同構(gòu)的。第一存儲(chǔ)器部件3002包括第一數(shù)據(jù)接口3006，并且第二存儲(chǔ)器部件3004包括第二數(shù)據(jù)接口3008。第二存儲(chǔ)器部件3004的傳送器、接收器和多路復(fù)用器被使用，并且因此不是電源門控。可以經(jīng)由第一數(shù)據(jù)接口3006或第二數(shù)據(jù)接口3008來(lái)訪問到第二存儲(chǔ)器部件3004的訪問。在一些情況下，第二存儲(chǔ)器部件3004經(jīng)由第一存儲(chǔ)器部件3002的第一數(shù)據(jù)接口3006和耦合到堆疊3000中的所有存儲(chǔ)器部件的輔接口3010訪問。在其他情況下，第二存儲(chǔ)器部件3004經(jīng)由第二數(shù)據(jù)接口3008被訪問。輔接口3010可以使用tsv來(lái)實(shí)現(xiàn)。然而，不同于其中附加tsv被用于將第二存儲(chǔ)器部件3004的數(shù)據(jù)接口連接到第二封裝接口的圖29，堆疊3000使用引線接合連接3020。引線接合連接3020可以是自然接合界面。如圖30a所示，引線接合連接3020可以結(jié)合在堆疊3000的頂部上。

在一些情況下，第一存儲(chǔ)器部件3002比第二存儲(chǔ)器部件3004更靠近封裝基板。例如，第一存儲(chǔ)器部件3002是堆疊3000中最接近或最底層的存儲(chǔ)器部件，而第二存儲(chǔ)器部件3004是堆疊3000中最遠(yuǎn)或最頂層的存儲(chǔ)器部件。堆疊3000可以在第一存儲(chǔ)器部件3002和第二存儲(chǔ)器部件3004之間包括零個(gè)或多個(gè)中間存儲(chǔ)器部件。

在另一實(shí)施例中，如圖30a所圖示，堆疊3000被布置在第一封裝基板3022上。第一封裝基板3022包括兩個(gè)封裝接口。第一存儲(chǔ)器部件3002的數(shù)據(jù)接口耦合到第一封裝接口，并且第二存儲(chǔ)器部件3004的數(shù)據(jù)接口經(jīng)由引線接合連接3020耦合到第二封裝接口。

在另一實(shí)施例中，存儲(chǔ)器封裝包括封裝基板，其包括堆疊在封裝基板上的至少兩個(gè)數(shù)據(jù)接口和同構(gòu)存儲(chǔ)器部件的堆疊。第一存儲(chǔ)器部件包括連接到堆疊的存儲(chǔ)器部件的子集的外部數(shù)據(jù)接口和連接到堆疊的所有存儲(chǔ)器部件的內(nèi)部數(shù)據(jù)接口。在某些情況下，外部數(shù)據(jù)接口只連接到存儲(chǔ)器部件中的一個(gè)。然而，在其他實(shí)施例中，當(dāng)堆疊具有多于兩個(gè)存儲(chǔ)器部件時(shí)，至少兩個(gè)數(shù)據(jù)接口中的一個(gè)可以連接到堆疊中的多于一個(gè)存儲(chǔ)器部件。在任一實(shí)施例中，堆疊中的存儲(chǔ)器部件的至少兩個(gè)的外部數(shù)據(jù)接口耦合到封裝基板上的至少兩個(gè)數(shù)據(jù)接口。盡管圖30a-30b中僅示出了兩個(gè)存儲(chǔ)器部件，但是可以有多于兩個(gè)的部件，并且圖30a-30b中所圖示的兩個(gè)存儲(chǔ)器部件是堆疊中的最頂層和最底層的存儲(chǔ)器部件。這兩個(gè)存儲(chǔ)器部件的外部數(shù)據(jù)接口耦合到封裝基板上的至少兩個(gè)數(shù)據(jù)接口，而中間存儲(chǔ)器部件的外部數(shù)據(jù)接口不耦合到封裝基板上的至少兩個(gè)數(shù)據(jù)接口。所有存儲(chǔ)器部件的內(nèi)部數(shù)據(jù)接口連接到堆疊中的所有其他存儲(chǔ)器部件。如本文所述，同構(gòu)存儲(chǔ)器部件的堆疊可以各自包括單個(gè)主接口集合和輔接口集合，也稱為單個(gè)dq/dqs，其中存儲(chǔ)器部件僅包括外部數(shù)據(jù)接口和內(nèi)部數(shù)據(jù)接口。

在一個(gè)實(shí)施例中，第二存儲(chǔ)器部件3004是最頂層的存儲(chǔ)器部件。最頂層存儲(chǔ)器部件的外部數(shù)據(jù)耦合到封裝基板上的第一數(shù)據(jù)接口。第一存儲(chǔ)器部件3002是最底層的存儲(chǔ)器部件。最底層的存儲(chǔ)器部件被布置在封裝基板3022上比最頂層的存儲(chǔ)器部件更近。最底層存儲(chǔ)器部件的外部數(shù)據(jù)接口耦合到封裝基板上的第二數(shù)據(jù)接口。

可以通過第一數(shù)據(jù)接口或第二數(shù)據(jù)接口中的至少一個(gè)來(lái)做出對(duì)堆疊中的任何一個(gè)存儲(chǔ)器部件的訪問。存儲(chǔ)器部件堆疊可以通過內(nèi)部數(shù)據(jù)接口將數(shù)據(jù)從第一數(shù)據(jù)接口傳遞到第二數(shù)據(jù)接口，并通過內(nèi)部數(shù)據(jù)接口將數(shù)據(jù)從第二數(shù)據(jù)接口傳遞到第一數(shù)據(jù)接口。在一個(gè)實(shí)施例中，存儲(chǔ)器部件包括引導(dǎo)邏輯，以能夠?qū)崿F(xiàn)通過存儲(chǔ)器部件堆疊的旁路(bypass)路徑，諸如相對(duì)于圖31示出和描述的。在一些實(shí)施例中，堆疊中的存儲(chǔ)器部件的內(nèi)部數(shù)據(jù)接口不被耦合到封裝基板，但是堆疊中的第一存儲(chǔ)器部件的第一外部接口耦合到封裝基板，并且堆疊中的第二存儲(chǔ)器部件的第二外部接口耦合到封裝基板。

在另一實(shí)施例中，第一封裝基板包括兩個(gè)或更多個(gè)封裝接口和包括封裝基板上的多個(gè)同構(gòu)存儲(chǔ)器部件堆疊的雙端口堆疊。雙端口堆疊包括雙端口堆疊的第一存儲(chǔ)器部件。第一存儲(chǔ)器部件包括連接到封裝基板上的兩個(gè)封裝接口的第一封裝接口的第一外部數(shù)據(jù)接口和連接到雙端口堆疊中的所有其他存儲(chǔ)器部件的第一內(nèi)部數(shù)據(jù)接口。雙端口堆疊的第二存儲(chǔ)器部件包括連接到封裝基板上的第二封裝接口的第二外部數(shù)據(jù)接口和連接到雙端口堆疊的所有其他存儲(chǔ)器部件的第二內(nèi)部數(shù)據(jù)接口。在另一實(shí)施例中，雙端口堆疊包括第三存儲(chǔ)器部件。第三存儲(chǔ)器部件包括不連接到封裝基板上的兩個(gè)封裝接口的第三外部數(shù)據(jù)接口和連接到雙端口堆疊中的所有其他存儲(chǔ)器部件的第三內(nèi)部數(shù)據(jù)接口。在另一實(shí)施例中，雙端口堆疊包括第四存儲(chǔ)器部件。第四存儲(chǔ)器部件包括不連接到封裝基板上的兩個(gè)封裝接口的第四外部數(shù)據(jù)接口和連接到雙端口堆疊中的所有其他存儲(chǔ)器部件的第四內(nèi)部數(shù)據(jù)接口。在其他實(shí)施例中，雙端口堆疊可以包括多于四個(gè)部件。

參考圖30a，第一封裝基板3022布置在存儲(chǔ)器模塊基板3030上。第二封裝基板3032布設(shè)在與第一封裝基板3022相對(duì)的一側(cè)上。第二雙端口堆疊3034可以是以類似于堆疊3000的方式布置在第二封裝基板3032上。第二封裝基板3032包括至少兩個(gè)附加的封裝接口。第二雙端口堆疊3034可以包括堆疊在第二封裝基板3032上的兩個(gè)或更多個(gè)同構(gòu)存儲(chǔ)器部件。第二雙端口堆疊3034可以第三存儲(chǔ)器部件，第三存儲(chǔ)器部件具有連接到第二封裝基板3032上的第三封裝接口的第三外部數(shù)據(jù)接口和連接到第二雙端口堆疊3034中的所有其他存儲(chǔ)器部件的第三內(nèi)部數(shù)據(jù)接口。第二雙端口堆疊3034還可以包括第四存儲(chǔ)器部件，第四存儲(chǔ)器部件具有連接到第二封裝基板3032上的第四封裝接口的第四外部數(shù)據(jù)接口和連接到第二雙端口堆疊3034中的所有其他存儲(chǔ)器部件的第四內(nèi)部數(shù)據(jù)接口。

如圖30a的實(shí)施例所圖示的，第一存儲(chǔ)器部件3002位于布置在封裝基板3022的第一表面上的雙端口堆疊3000的第一側(cè)，并且第二存儲(chǔ)器部件3004位于布置在距離封裝基板3022的第一表面最遠(yuǎn)的雙端口堆疊3000的第二側(cè)。雙端口堆疊3000和第一封裝基板3022布置在存儲(chǔ)器模塊基板的第一表面上，并且第二雙端口堆疊3034和第二封裝基板3032布設(shè)在存儲(chǔ)器模塊基板的第二表面上。如本文所述，最頂層的存儲(chǔ)器部件可以使用引線接合互連連接到相應(yīng)的封裝基板。備選地，如本文所述，存儲(chǔ)器部件中的一個(gè)的數(shù)據(jù)接口可以通過附加的tsv連接到封裝基板。

在一個(gè)實(shí)施例中，雙端口堆疊3000或第二雙端口堆疊3034的存儲(chǔ)器部件各自包括可被編程以能夠通過存儲(chǔ)器部件的堆疊實(shí)現(xiàn)旁路路徑的引導(dǎo)邏輯，諸如關(guān)于圖31所圖示的和所述的。

圖31示出了根據(jù)一個(gè)實(shí)施例的通過雙端口堆疊3100的通過路徑3120。雙端口堆疊3100包括堆疊在封裝基板上的第一存儲(chǔ)器部件3102和第二存儲(chǔ)器部件3104。應(yīng)當(dāng)注意，更多的存儲(chǔ)器部件可以是堆疊的一部分，但為了便于描述，所描繪的實(shí)施例關(guān)于堆疊中的兩個(gè)存儲(chǔ)器部件進(jìn)行了說(shuō)明和描述。雙端口堆疊3100與圖32中的堆疊3200不同之處在于，其包括每個(gè)堆疊(或每個(gè)封裝)兩個(gè)端口，而不是如圖32所示的每個(gè)存儲(chǔ)器部件兩個(gè)端口。雙端口堆疊3100可以處理旁路操作。數(shù)據(jù)可以通過第二存儲(chǔ)器部件3104中的引導(dǎo)邏輯在第二外部接口3106上接收。第二外部接口3106耦合到封裝基板上的第二封裝接口。引導(dǎo)邏輯可以通過內(nèi)部數(shù)據(jù)接口3108傳送數(shù)據(jù)，內(nèi)部數(shù)據(jù)接口3108可以是連接雙端口堆疊3100中的所有存儲(chǔ)器部件的tsv。第一存儲(chǔ)器部件3102中的引導(dǎo)邏輯從內(nèi)部數(shù)據(jù)接口3108接收數(shù)據(jù)，通過第一外部接口3110傳送數(shù)據(jù)。第一外部接口3110耦合到封裝基板上的第一封裝接口。為了比較，使用具有雙端口存儲(chǔ)器部件的堆疊的旁路操作關(guān)于圖32進(jìn)行描述。

圖32圖示了根據(jù)一個(gè)實(shí)現(xiàn)的具有兩個(gè)數(shù)據(jù)接口的通過堆疊3200的通過路徑3220。堆疊3200包括第一存儲(chǔ)器部件3202和第二存儲(chǔ)器部件3204。第一存儲(chǔ)器部件3202包括耦合到封裝基板上的封裝接口的兩個(gè)數(shù)據(jù)接口。由于不使用第二存儲(chǔ)器部件3204的數(shù)據(jù)接口，所以這些接口和對(duì)應(yīng)的引導(dǎo)邏輯是電源門控。在第一數(shù)據(jù)接口上接收數(shù)據(jù)，引導(dǎo)邏輯在第二數(shù)據(jù)接口上傳送出數(shù)據(jù)，反之亦然。

在上面的描述中，闡述了許多細(xì)節(jié)。然而，對(duì)于受益于本公開的本領(lǐng)域普通技術(shù)人員將顯而易見的是，可以在沒有這些具體細(xì)節(jié)的情況下實(shí)施本發(fā)明的實(shí)施例。在某些情況下，公知的結(jié)構(gòu)和設(shè)備以框圖形式而不是詳細(xì)地示出，以避免使描述模糊。

根據(jù)對(duì)計(jì)算機(jī)存儲(chǔ)器內(nèi)的數(shù)據(jù)位的操作的算法和符號(hào)表示來(lái)呈現(xiàn)詳細(xì)描述的一些部分。這些算法描述和表示是數(shù)據(jù)處理領(lǐng)域的技術(shù)人員使用的手段以最有效地將其工作的實(shí)質(zhì)傳達(dá)給本領(lǐng)域技術(shù)人員。算法在這里并且通常被認(rèn)為是導(dǎo)致期望結(jié)果的自相一致的步驟序列。這些步驟是需要物理量的物理操作的步驟。通常，雖然不一定，這些量采取能夠被存儲(chǔ)、傳遞、組合、比較和以其他方式操縱的電或磁信號(hào)的形式。有時(shí)，主要是出于普遍使用的原因，將這些信號(hào)稱為位、值、元件、符號(hào)、字符、術(shù)語(yǔ)、數(shù)字等已經(jīng)證明是方便的。

然而，應(yīng)當(dāng)記住，所有這些和類似的術(shù)語(yǔ)都應(yīng)該與適當(dāng)?shù)奈锢砹肯嚓P(guān)聯(lián)，并且僅僅是適用于這些量的便利標(biāo)簽。除非另有明確說(shuō)明，從上述討論中顯而易見，在整個(gè)說(shuō)明書中，使用諸如“加密”、“解密”、“存儲(chǔ)”、“提供”、“導(dǎo)出”、“獲得”、“接收”、“認(rèn)證”、“刪除”、“執(zhí)行”、“請(qǐng)求”、“通信”等的術(shù)語(yǔ)的討論是指計(jì)算系統(tǒng)或類似的電子計(jì)算設(shè)備的動(dòng)作和過程，其將表示為在計(jì)算系統(tǒng)的寄存器和存儲(chǔ)器內(nèi)的物理(例如，電子的)數(shù)量的數(shù)據(jù)操作和變換為類似地表示為計(jì)算系統(tǒng)存儲(chǔ)器或寄存器或其它這樣的信息存儲(chǔ)、傳送或顯示設(shè)備內(nèi)的物理量的其它數(shù)據(jù)。

詞語(yǔ)“示例”或“示例性”在本文中用于表示用作示例、實(shí)例或說(shuō)明。本文被描述為“示例”或“示例性”的任何方面或設(shè)計(jì)不必被解釋為比其他方面或設(shè)計(jì)優(yōu)選或有利。當(dāng)然，詞語(yǔ)“示例”或“示例性”的使用旨在以具體的方式呈現(xiàn)概念。如本公開中所使用的，術(shù)語(yǔ)“或”旨在表示包容性“或”，而不是排他性“或”。也就是說(shuō)，除非另有說(shuō)明或從上下文中清楚，“x包括a或b”旨在指任何自然包容性排列。即如果x包括a；x包括b；或x包括a和b，則在任何上述情況下“x包括a或b”是滿足的。此外，在本公開和所附權(quán)利要求中使用的量詞“一(a)”和“一個(gè)(an)”通常應(yīng)被解釋為意指“一個(gè)或多個(gè)”，除非另有說(shuō)明或從上下文中清楚地指定為單數(shù)形式。此外，術(shù)語(yǔ)“實(shí)施例”或“一個(gè)實(shí)施例”或“實(shí)現(xiàn)”或“一個(gè)實(shí)現(xiàn)”的使用在全文中并不旨在指相同的實(shí)施例或?qū)崿F(xiàn)，除非如此被描述。

本文所描述的實(shí)施例還可以涉及用于執(zhí)行本文操作的裝置。該裝置可以為所需目的而特別構(gòu)造，或者可以包括由存儲(chǔ)在計(jì)算機(jī)中的計(jì)算機(jī)程序選擇性地激活或重新配置的通用計(jì)算機(jī)。這樣的計(jì)算機(jī)程序可以存儲(chǔ)在非暫時(shí)的計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，諸如但不限于包括軟盤、光盤、cd-rom和磁光盤的任何類型的盤、只讀存儲(chǔ)器(rom)、隨機(jī)存取存儲(chǔ)器(ram)、eprom、eeprom、磁或光卡、閃速存儲(chǔ)器或適合于存儲(chǔ)電子指令的任何類型的介質(zhì)。術(shù)語(yǔ)“計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)”應(yīng)被視為包括存儲(chǔ)一組或多組指令的單個(gè)介質(zhì)或多個(gè)介質(zhì)(例如，集中式或分布式數(shù)據(jù)庫(kù)和/或相關(guān)聯(lián)的高速緩存和服務(wù)器)。術(shù)語(yǔ)“計(jì)算機(jī)可讀介質(zhì)”還應(yīng)被視為包括能夠存儲(chǔ)、編碼或攜帶用于機(jī)器執(zhí)行的一組指令、并使得機(jī)器執(zhí)行現(xiàn)有實(shí)施例的任何一種或多種方法的任何介質(zhì)。因此，術(shù)語(yǔ)“計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)”應(yīng)被視為包括但不限于固態(tài)存儲(chǔ)器、光學(xué)介質(zhì)、磁性介質(zhì)、能夠存儲(chǔ)用于由機(jī)器執(zhí)行的一組指令的、以及使機(jī)器執(zhí)行本實(shí)施例的任何一種或多種方法的任何介質(zhì)。

本文呈現(xiàn)的算法和顯示器并不固有地與任何特定的計(jì)算機(jī)或其他設(shè)備相關(guān)。各種通用系統(tǒng)可以根據(jù)本文的教導(dǎo)與程序一起使用，或者可以證明構(gòu)造更專用的裝置來(lái)執(zhí)行所需的方法步驟是方便的。各種這些系統(tǒng)所需的結(jié)構(gòu)將從下面的描述中出現(xiàn)。此外，本實(shí)施例不參考任何特定的編程語(yǔ)言來(lái)描述。應(yīng)當(dāng)理解，可以使用各種編程語(yǔ)言來(lái)實(shí)現(xiàn)如本文所述的實(shí)施例的教導(dǎo)。

以上描述提出了許多具體細(xì)節(jié)，諸如特定系統(tǒng)、部件、方法等的示例，以便提供對(duì)本發(fā)明的多個(gè)實(shí)施例的良好理解。然而，對(duì)于本領(lǐng)域技術(shù)人員顯而易見的是，可以在沒有這些具體細(xì)節(jié)的情況下實(shí)踐本發(fā)明的至少一些實(shí)施例。在其他情況下，公知的部件或方法不會(huì)被詳細(xì)描述，或以簡(jiǎn)單的框圖格式呈現(xiàn)，以避免不必要地使本發(fā)明模糊。因此，上面提出的具體細(xì)節(jié)僅僅是示例性的。特定的實(shí)現(xiàn)可以根據(jù)這些示例性細(xì)節(jié)而變化，并且仍被認(rèn)為在本發(fā)明的范圍內(nèi)。

以上描述包括具體術(shù)語(yǔ)和附圖標(biāo)記以提供對(duì)本發(fā)明的透徹理解。在某些情況下，術(shù)語(yǔ)和符號(hào)可能意味著實(shí)施本發(fā)明不需要的具體細(xì)節(jié)。例如，特定數(shù)量的位、信號(hào)路徑寬度、信號(hào)傳送或工作頻率、部件電路或設(shè)備等中的任何一個(gè)可以與上述備選實(shí)施例中所描述的不同。此外，示出或描述為多導(dǎo)體信號(hào)鏈路的電路元件或電路塊之間的互連可以替代地是單導(dǎo)體信號(hào)鏈路，并且單導(dǎo)體信號(hào)鏈路可以替代地是多導(dǎo)體信號(hào)鏈路。示出或描述為單端的信號(hào)和信號(hào)路徑也可能是差分的，反之亦然。類似地，在替代實(shí)施例中，描述或描繪為具有高態(tài)有效或低態(tài)有效邏輯電平的信號(hào)可能具有相反的邏輯電平?？梢允褂媒饘傺趸锇雽?dǎo)體(mos)技術(shù)、雙極技術(shù)或可以實(shí)現(xiàn)邏輯和模擬電路的任何其它技術(shù)來(lái)實(shí)現(xiàn)集成電路設(shè)備內(nèi)的部件電路。關(guān)于術(shù)語(yǔ)，當(dāng)信號(hào)被驅(qū)動(dòng)到低或高邏輯狀態(tài)(或充電到高邏輯狀態(tài)或放電到低邏輯狀態(tài))時(shí)，信號(hào)被稱為“斷言”，以指示特定條件。相反地，信號(hào)被稱為“取消斷言”以指示信號(hào)被驅(qū)動(dòng)(或充電或放電)到除了被斷言狀態(tài)之外的狀態(tài)(包括高或低邏輯狀態(tài)，或者當(dāng)信號(hào)驅(qū)動(dòng)電路轉(zhuǎn)變到高阻抗條件時(shí)可能發(fā)生浮置狀態(tài)，例如開漏或開集條件)。當(dāng)信號(hào)驅(qū)動(dòng)電路斷言(或者如果明確地聲明或通過上下文指示的取消斷言)信號(hào)驅(qū)動(dòng)電路和信號(hào)接收電路之間的信號(hào)線路上的信號(hào)時(shí)，信號(hào)驅(qū)動(dòng)電路被稱為將信號(hào)“輸出”到信號(hào)接收電路。當(dāng)信號(hào)在信號(hào)線上被斷言時(shí)，信號(hào)線被稱為“激活”，當(dāng)信號(hào)被取消斷言時(shí)，信號(hào)線被“去激活”。此外，附加到信號(hào)名稱的前綴符號(hào)“/”指示該信號(hào)是有效的低信號(hào)(即，所斷言狀態(tài)為邏輯低電平狀態(tài))。信號(hào)名稱上的線(例如，)也用于指示活動(dòng)的低信號(hào)。術(shù)語(yǔ)“耦合”在本文中用于表達(dá)直接連接以及通過一個(gè)或多個(gè)中間電路或結(jié)構(gòu)的連接。集成電路設(shè)備“編程”可以包括例如但不限于響應(yīng)于主機(jī)指令將控制值加載到設(shè)備內(nèi)的寄存器或其他存儲(chǔ)電路中，并且從而控制設(shè)備的操作方面，通過一次性編程操作(例如，在設(shè)備制造期間在配置電路內(nèi)吹熔斷器)來(lái)建立設(shè)備配置或控制設(shè)備的操作方面，和/或?qū)⒃O(shè)備的一個(gè)或多個(gè)選定的引腳或其他接觸結(jié)構(gòu)連接到參考電壓線(稱為捆扎)以建立特定設(shè)備配置或設(shè)備的操作方面。術(shù)語(yǔ)“示例性”用于表示示例，而不是偏好或要求。雖然已經(jīng)參照本發(fā)明的具體實(shí)施例描述了本發(fā)明，但是這將是明顯的，在不脫離本發(fā)明的更廣泛的精神和范圍的情況下，可以對(duì)其進(jìn)行各種修改和改變。例如，任何實(shí)施例的特征或方面可以至少在可實(shí)施的情況下與任何其他實(shí)施例結(jié)合來(lái)應(yīng)用或代替對(duì)應(yīng)特征或其方面來(lái)應(yīng)用。因此，說(shuō)明書和附圖被認(rèn)為是示意性的而不是限制性的。

應(yīng)當(dāng)理解，上述描述旨在是示意性的而不是限制性的。在閱讀和理解上述描述時(shí)，許多其他實(shí)施例對(duì)于本領(lǐng)域技術(shù)人員是顯而易見的。因此，本發(fā)明的范圍應(yīng)當(dāng)參照所附權(quán)利要求以及其中這些權(quán)利要求被賦予的等同物的全部范圍來(lái)確定。

雖然已經(jīng)參照本發(fā)明的具體實(shí)施例描述了本發(fā)明，但是這將是明顯的，在不脫離本發(fā)明的更廣泛的精神和范圍的情況下，可以對(duì)其進(jìn)行各種修改和改變。例如，任何實(shí)施例的特征或方面可以至少在可實(shí)施的情況下與任何其他實(shí)施例結(jié)合來(lái)應(yīng)用或代替對(duì)應(yīng)特征或其方面來(lái)應(yīng)用。因此，說(shuō)明書和附圖被認(rèn)為是示意性的而不是限制性的。