1.一種方法，包括：
在應用處理器(AP)處將數據的字節串行化；
跨總線的單個通道向動態隨機存取存儲器(DRAM)元件傳送數據的經串行化字節；以及
在所述DRAM元件處從所述總線的所述單個通道接收數據的所述經串行化字節。
2.如權利要求1所述的方法，其特征在于，進一步包括在所述DRAM元件處將數據的所述經串行化字節解串行化。
3.如權利要求2所述的方法，其特征在于，進一步包括在先進先出(FIFO)緩沖器中存儲數據的經解串行化字節。
4.如權利要求1所述的方法，其特征在于，進一步包括，將來自數據的所述經解串行化字節的數據加載到所述DRAM元件的存儲器陣列中。
5.如權利要求1所述的方法，其特征在于，進一步包括，在AP處將數據的一個以上其他字節串行化；以及
在所述總線的不同通道上向所述DRAM元件發送數據的所述一個以上其他字節。
6.如權利要求5所述的方法，其特征在于，進一步包括，基于存在多少數據的一個以上其他字節來改變所使用的所述不同通道的數目。
7.一種存儲器系統，包括：
通信總線，其包括多個數據通道和命令通道；
應用處理器(AP)，包括：
串化器；
操作地耦合到所述通信總線的總線接口；以及
控制系統，其配置成使得所述串化器將數據的字節串行化并且通過所述總線接口向所述通信總線傳遞數據的所述經串行化字節；以及
動態隨機存取存儲器(DRAM)系統，其包括：
操作地耦合到所述通信總線的DRAM總線接口；
解串器，其配置成從所述DRAM總線接口接收數據并將所接收到的數據解串行化；以及
存儲器陣列，其配置成存儲由所述DRAM元件接收到的數據。
8.如權利要求7所述的存儲器系統，其特征在于，所述DRAM元件進一步包括先進先出(FIFO)緩沖器，其配置成在經解串行化的數據加載到所述存儲器陣列中之前存儲所述經解串行化的數據。
9.如權利要求7所述的存儲器系統，其特征在于，所述通信總線進一步包括時鐘通道。
10.如權利要求9所述的存儲器系統，其特征在于，所述時鐘通道是所述命令通道。
11.如權利要求7所述的存儲器系統，其特征在于，所述控制系統配置成在所述多個數據通道上發送數據并且基于所計算的將所述數據發送給所述DRAM元件所要求的帶寬來改變數據通道的數目。
12.如權利要求7所述的存儲器系統，其特征在于，所述AP進一步包括鎖相環來創建時鐘信號。
13.一種應用處理器(AP)，包括：
串化器；
操作地耦合到通信總線的總線接口；以及
控制系統，其配置成使得所述串化器將數據的字節串行化并且通過所述總線接口向所述通信總線的單個通道傳遞數據的所述經串行化字節。
14.如權利要求13所述的AP，其特征在于，進一步包括鎖相環來創建時鐘信號，所述時鐘信號由所述總線接口使用。
15.如權利要求13所述的AP，其特征在于，所述總線接口配置成處理與所述通信總線相關聯的多個數據通道。
16.如權利要求15所述的AP，其特征在于，所述總線接口配置成耦合到通信通道，所述通信通道配置成接收時鐘信號和命令與地址信號。
17.如權利要求16所述的AP，其特征在于，所述通信通道配置成攜帶所述時鐘信號和所述命令與地址信號二者。
18.如權利要求15所述的AP，其特征在于，所述控制系統配置成在所述多個數據通道中開啟和關閉通道。
19.一種動態隨機存取存儲器(DRAM)系統，其包括：
操作地耦合到通信總線的DRAM總線接口；
解串器，其配置成從所述DRAM總線接口接收數據并將所接收到的數據解串行化；以及
存儲器陣列，其配置成存儲由所述DRAM元件接收到的所述數據。
20.如權利要求19所述的DRAM元件，其特征在于，所述DRAM總線接口配置成從所述通信總線接收多個數據通道。
21.如權利要求20所述的DRAM元件，其特征在于，所述多個數據通 道中的一者包括時鐘通道。
22.如權利要求20所述的DRAM元件，其特征在于，所述多個數據通道中的一者包括命令通道。
23.如權利要求19所述的DRAM元件，其特征在于，進一步包括先進先出(FIFO)緩沖器，所述FIFO緩沖器連接到所述解串器并且配置成從所述解串器接收經解串行化的數據。
24.如權利要求23所述的DRAM元件，其特征在于，所述FIFO緩沖器進一步配置成將數據加載到所述存儲器陣列。