一種用于加速器功率源的數字低電平控制系統的制作方法
【技術領域】
[0001]本發明涉及加速器控制技術領域，具體涉及一種用于加速器功率源的數字低電平控制系統。
【背景技術】
[0002]數字低電平控制系統(LLRF，L0W LEVEL RF SYSTEM)是一種全數字低電平脈沖信號幅相穩定度的控制裝置。它采用雷達、通信領域中的中頻信號的數字化和I/Q復解調及數字信號處理技術，克服了傳統的模擬射頻控制技術對器件的性能苛刻要求，以及溫度和元器件個體差異等因素對系統的精度和穩定性影響大等缺點，從而大大提高了系統的穩定性、靈活性和一致性。它實現了脈內(mS級脈寬)閉環的快速數字幅相反饋補償，閉環響應時間小于lyS。數字低電平控制系統(LLRF)可實現不同特性的體制的功率源和負載腔體的幅相穩定，適應全固態、電子管、速調管等體制的功率源接口。
[0003]近年來，隨著我國綜合國力的不斷提升，強束流加速器(由四個加速器中心組成:I散裂中子源加速中心，2ADS潔凈核能加速器中心，3核廢料處理加速器中心，4癌癥治療加速器中心)、質子加速器、人造小太陽高頻功率源等高能物理領域一大批具有國際先進水，并與我國科技進步和國民經濟發展有著深遠意義的項目都在開始進入實施階段。這些加速器系統中必不可少的就是功率源系統，而現有的功率源系統均存在輸出射頻信號的幅度、相位、頻率不穩定的缺陷。
【實用新型內容】
[0004]本實用新型提供一種用于加速器功率源的數字低電平控制系統，解決了現有技術中存在的功率源系統輸出射頻信號的幅度、相位、頻率不穩定的缺陷。
[0005]本實用新型解決上述技術問題的技術方案如下:一種用于加速器功率源的數字低電平控制系統，包括數據采集端、處理器、輸出端和模擬變頻組件；
[0006]所述數據采集端，與所述處理器和模擬變頻組件連接，用于采集模擬變頻組件輸出的信號；
[0007]所述處理器，包括FPGA，用于對采集的信號進行數字PI控制處理；
[0008]所述輸出端，與所述處理器和所述模擬變頻組件連接，用于將處理器處理的信號輸出給模擬變頻組件；
[0009]所述模擬變頻組件，與功率源系統連接，用于將功率源系統輸出的射頻功率信號經過變頻發送給數據采集端，或將輸出端輸出的信號經過變頻輸出給功率源系統。
[0010]本實用新型的有益效果是:通過采用FPGA進行信號處理，能夠調整得到需要的射頻信號的幅度、相位和頻率，達到幅度和相位穩定的目的，從而推動固態放大器激勵發射機使得功率丨旦定。
[0011]在上述技術方案的基礎上，本實用新型還可以做如下改進。
[0012]進一步，所述數據采集端包括腔體pick_up信號采集端口、波導正向信號采集端口、波導反向信號采集端口和相鄰腔體Pick_up信號采集端口中的至少一種。
[0013]進一步，所述處理器包括FPGA，用于對采集的信號進行數字PI控制處理。
[0014]進一步，處理器還包括DSP，所述DSP與所述FPGA連接，用于對FPGA進行輔助運算處理。
[0015]采用上述進一步方案的有益效果是:通過采用DSP對FPGA進行輔助運算處理，能夠充分發揮DSP的浮點運算能力和FPGA快速定點處理的優勢，提高數據處理的精度，得到幅度和相位更加穩定的射頻功率信號。
[0016]進一步，所述模擬變頻組件包括模擬上變頻組件、模擬下變頻組件和功分器，所述功分器輸入來自外部本振組件的本振信號，分為兩路，一路輸送給模擬上變頻組件，另一路輸送給模擬下變頻組件;所述模擬上變頻組件與所述輸出端的輸出端口連接，所述模擬下變頻組件與所述數據采集端的輸入端口連接。
[0017]進一步，所述腔體pick_Up信號采集端口、波導正向信號采集端口、波導反向信號采集端口和相鄰腔體Pick_up信號采集端口均為16位A/D變換器。
[0018]進一步，所述輸出端為16位D/A變換器。
[0019]進一步，所述模擬上變頻組件包括第一支路，所述第一支路包括依次連接的第一衰減器、第一放大器、第一乘法器、第一帶通濾波器、第二放大器、第一開關、第二開關和親合器;還包括第二帶通濾波器，所述第二帶通濾波器還與第一乘法器連接;所述第一開關和所述第二開關均有來自外部的時鐘信號控制其開關，所述第一支路的數量與所述輸出端的輸出端口數量相同。
[0020]進一步，所述模擬下變頻組件包括至少兩個第二支路，所述第二支路包括依次連接的第二衰減器、第三放大器、第二乘法器、第三帶通濾波器和第四放大器;還包括第四帶通濾波器，所述第四帶通濾波器與第二乘法器連接;所述第二支路的數量大于所述數據采集端的輸入端口數量。
[0021]進一步，還包括時鐘電路，所述時鐘電路包括第二支路，還包括倍頻器，所述第二支路輸出的信號經過倍頻器處理，形成采樣時鐘信號，對數據采集端輸入的信號進行采樣，然后發送給所述處理器。
【附圖說明】
[0022]圖1為本實用新型一種用于加速器功率源的數字低電平控制系統的結構示意圖；
[0023]圖2為本實用新型中數據采集端的結構示意圖；
[0024]圖3為本實用新型中模擬組件的結構示意圖；
[0025]圖4為本實用新型中本振組件的結構示意圖；
[0026]圖5為本實用新型中倍頻器的結構示意圖。
[0027]附圖中，各標號所代表的部件列表如下:
[0028]1、數據采集端，11、腔體pi ck_up信號采集端口，12、波導正向信號采集端口、13、波導反向信號采集端口，14、相鄰腔體？化1^_卯信號采集端口，2、處理器，21、？?64，22、03?，3、輸出端，4、模擬變頻組件，41、模擬上變頻組件，42、模擬下變頻組件，43、功分器。
【具體實施方式】
[0029]以下結合附圖對本實用新型的原理和特征進行描述，所舉實例只用于解釋本實用新型，并非用于限定本實用新型的范圍。
[0030]在本實用新型中，BF1、BF2、BF3、BF4分別代表第一帶通濾波器、第二帶通濾波器、第三帶通濾波器、第四帶通濾波器。DSP為數字信號處理器。
[0031]如圖1、圖2和圖3所示，一種用于加速器功率源的數字低電平控制系統，包括數據采集端1、處理器2、輸出端3和模擬變頻組件4;
[0032]所述數據采集端I，與所述處理器2和模擬變頻組件4連接，用于采集模擬變頻組件4輸出的信號；
[0033]所述處理器2，用于對采集的信號進行處理;此處處理可采用現有的數字PI控制方法進彳丁處理；
[0034]所述輸出端3，與所述處理器2和所述模擬變頻組件4連接，用于將處理器2處理的信號輸出給模擬變頻組件4;
[0035]所述模擬變頻組件4，與功率源系統連接，用于將功率源系統輸出的射頻功率信號經過變頻發送給數據采集端I，或將輸出端3輸出的信號經過變頻輸出給功率源系統。所述輸出端3為16位D/A變換器。
[0036]模擬變頻組件與功率源系統連接，將功率源系統輸出的射頻信號經過變頻處理發送給數據采集端I，經過處理器2處理之后再由輸出端3輸出給模擬變頻組件4進行混頻發送給功率源系統。
[0037]處理器2包括FPGA21，用于對采集的信號進行數字PI控制處理。處理器2還包括DSP22，DSP22與FPGA21連接，用于對FPGA進行輔助運算處理。
[0038]加速器功率源系統輸出的射頻信號首先由模擬下變頻組件進行處理，得到低頻信號，然后發送至數據采集端，并由時鐘電路完成4倍采樣，再進行模數轉換發送給處理器，在處理器中由FPGA21進行處理，DSP22進行輔助運算，得到處理后的射頻信號，再經過輸出端輸出給模擬上變頻組件進行混頻，得到加速器功率源系統所需的信號頻率再輸送給加速器功率源系統，推動固態放大器激勵發射機使得功率恒定。
[0039]數據采集端I包括腔體Pi ck_up信號采集端口 11、波導正向信號采集端口 12、波導反向信號采集端口 13和相鄰腔體pick_up信號采集端口 14中的至少一種。所述腔體pick_up信號采集端口 11、波導正向信號采集端口 12、波導反向信號采集端口 13和相鄰腔體pick_up信號采集端口 14均為16位A/D變換器。腔體pick_up信號采集端口 11采集功率源系統的腔體pick_up信號;波導正向信號采集端口 12采集功率源系統的波導正向信號;波導反