一種輔助ldo電路及切換供電電路的制作方法
【技術領域】
[0001]本實用新型涉及集成電路，特別涉及一種用于睡眠狀態下輔助LDO電路及切換供電電路。
【背景技術】
[0002]在MCU(微處理器)等電路的設計中，需要一個較低功耗的sle印(睡眠)狀態，但芯片系統中數字電路工作在一個較低的電源電壓下，而整個系統的供電又是高壓的電源，所以系統中需要用到LD0(低壓差穩壓器)，將高壓電源轉換為低壓電源給數字系統供電，但是一般的LDO要求較高的精度和帶負載性能，所以LDO的功耗會比較大，而在sleep狀態時同樣需要將LDO打開，只有LDO打開才能保證系統可以處于隨時進行喚醒的狀態，這就使得在sleep下系統的整體功耗會較大。
【實用新型內容】
[0003]本實用新型提供一種輔助LDO電路，能夠使得芯片系統中數字電路在睡眠狀態下，可以實現較小的靜態電流，電路整體產生的功耗小，節約電能。
[0004]本實用新型提供一種輔助LDO電路，包括:用于產生參考電壓的帶隙基準電路；用于向負載供電的第一負反饋電路，所述第一負反饋電路與所述帶隙基準電路連接；與第一負反饋電路連接的第一供電輸出端。
[0005]進一步地，所述帶隙基準電路包括第一 PMOS晶體管、第二 PMOS晶體管、第三PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第一 PNP三極管、第二 PNP三極管、第三PNP三極管、第一電阻和第二電阻；
[0006]所述第一 PMOS晶體管、第二 PMOS晶體管、第三PMOS晶體管的源極均與電源連接，第二 PMOS晶體管的柵極與第二 PMOS晶體管的漏極、第一 PMOS晶體管的柵極、第三PMOS晶體管的柵極均連接，第一 PMOS晶體管的漏極與第一 NMOS晶體管的漏極連接，第一 NMOS晶體管的柵極與第二 NMOS晶體管的柵極、第一 NMOS晶體管的漏極均連接，第二 NMOS晶體管的漏極與第二 PMOS晶體管的漏極連接，第一 PNP三極管的發射極與第一 NMOS晶體管的源極連接，第一 PNP三極管的基極與第二 PNP三極管的基極、第一 PNP三極管的集電極、第二PNP三極管的集電極、第三PNP三極管的基極、第三PNP三極管的集電極均連接且接地，第二PNP三極管的發射極通過第一電阻與第二 NMOS晶體管的源極連接，第三PNP三極管的發射極通過第二電阻與第三PMOS晶體管的漏極連接。
[0007]進一步地，所述第一負反饋電路包括第四PMOS晶體管、第一運算放大器、第三電阻和第四電阻；
[0008]進一步地，所述第四PMOS晶體管的柵極與第一運算放大器的輸出端連接，第四PMOS晶體管的源極與電源連接，第四PMOS晶體管的漏極通過第三電阻與所述第一運算放大器正向輸入端連接，第一運算放大器的反向輸入端與第三PMOS晶體管的漏極連接，第一運算放大器的正向輸入端通過第四電阻接地，第三PMOS晶體管的柵極與第一運算放大器的偏置端連接，第四PMOS晶體管的漏極與第一供電輸出端連接。
[0009]本實用新型還提供一種切換供電電路，包括:輔助LD0電路；主LD0電路，所述主LD0電路包括第二負反饋電路、向第二負反饋電路提供參考電壓的VBG模塊、與第二負反饋電路連接的第三開關；分別與所述輔助LD0電路和主LD0電路中第二負反饋電路連接的CTRL電路。
[0010]進一步地，所述第二負反饋電路包括第二運算放大器、第五PM0S晶體管、第五電阻和第六電阻、第二供電輸出端；
[0011]所述第二運算放大器的反向輸入端連接VBG模塊，第二運算放大器的正向輸入端通過第五電阻與第五PM0S晶體管的漏極連接，第二運算放大器的輸出端與第五PM0S晶體管的柵極連接，第五PM0S晶體管的源極與電源連接，所述第二運算放大器的正向輸入端通過第六電阻與第三開關連接，所述第三開關的另一端接地，第五PM0S晶體管的漏極連接第二供電輸出端。
[0012]進一步地，所述第三開關為第三NM0S晶體管，所述第三NM0S晶體管的漏極與第六電阻連接，第三NM0S晶體管的源極接地。
[0013]進一步地，所述輔助LD0電路包括:用于產生參考電壓的帶隙基準電路；用于向負載供電的第一負反饋電路，所述第一負反饋電路與所述帶隙基準電路連接；與第一負反饋電路連接的第一供電輸出端。
[0014]進一步地，所述帶隙基準電路包括第一 PM0S晶體管、第二 PM0S晶體管、第三PM0S晶體管、第一 NM0S晶體管、第二 NM0S晶體管、第一 PNP三極管、第二 PNP三極管、第三PNP三極管、第一電阻和第二電阻；所述第一 PM0S晶體管、第二 PM0S晶體管、第三PM0S晶體管的源極均與電源連接，第二 PM0S晶體管的柵極與第二 PM0S晶體管的漏極、第一 PM0S晶體管的柵極、第三PM0S晶體管的柵極均連接，第一 PM0S晶體管的漏極與第一 NM0S晶體管的漏極連接，第一 NM0S晶體管的柵極與第二 NM0S晶體管的柵極、第一 NM0S晶體管的漏極均連接，第二 NM0S晶體管的漏極與第二 PM0S晶體管的漏極連接，第一 PNP三極管的發射極與第一 M0S晶體管的源極連接，第一 PNP三極管的基極與第二 PNP三極管的基極、第一 PNP三極管的集電極、第二 PNP三極管的集電極、第三PNP三極管的基極、第三PNP三極管的集電極均連接且接地，第二 PNP三極管的發射極通過第一電阻與第二 NM0S晶體管的源極連接，第三PNP三極管的發射極通過第二電阻與第三PM0S晶體管的漏極連接。
[0015]進一步地，所述第一負反饋電路包括第四PM0S晶體管、第一運算放大器、第三電阻和第四電阻；所述第四PM0S晶體管的柵極與第一運算放大器的輸出端連接，第四PM0S晶體管的源極與電源連接，第四PM0S晶體管的漏極通過第三電阻與所述第一運算放大器正向輸入端連接，第一運算放大器的反向輸入端與第三PM0S晶體管的漏極連接，第一運算放大器的正向輸入端通過第四電阻接地，第三PM0S晶體管的柵極與第一運算放大器的偏置端連接，第四PM0S晶體管的漏極與第一供電輸出端連接。
[0016]進一步地，所述CTRL電路包括第一開關和第二開關，所述第一開關與第一供電輸出端連接，所述第二開關與第二供電輸出端連接。
[0017]芯片系統中數字電路在睡眠狀態時，帶隙基準電路為第一負反饋電路提供一個參考電壓，通過第一供電輸出端向負載供電，由于輔助LD0電路所有的器件都工作在亞閾值區，帶隙基準電路中M0S管工作在亞閾值區消耗的靜態電流小，使得電路整體產生的功耗小，節約電能。
【附圖說明】
[0018]圖1為本實用新型提供的一種輔助LDO電路的結構示意圖
[0019]圖2為本實用新型實施例提供的一種輔助LDO電路的電路結構圖；
[0020]圖3為本實用新型實施例提供的NMOS管的電流和電壓曲線圖；
[0021]圖4為本實用新型實施例提供的一種切換供電電路的結構示意圖；
[0022]圖5為實施例提供的一種主LDO電路的結構示意圖；
[0023]圖6為本實用新型實施例提供的一種主LDO電路的電路結構圖；
[0024]圖7為本實用新型實施例提供的一種CTRL電路的電路結構圖。
【具體實施方式】
[0025]本實用新型實施例中，其中帶隙基準電路為第一負反饋電路提供一個參考電壓，通過第一負反饋電路為芯片系統提供供電電源。
[0026]下面結合說明書附圖對本實用新型實施例作進一步詳細描述。
[0027]實施例一
[0028]如圖1和圖2所示，本實施例中的輔助LDO電路包括:用于產生參考電壓的帶隙基準電路Al ;用于向負載供電的第一負反饋電路A2，所述第一負反饋電路A2與所述帶隙基準電路Al連接；與第一負反饋電路連接的第一供電輸出端。在電源上電后，帶隙基準電路Al將產生1.2V左右的參考電壓提供給第一負反饋電路A2，通過第一負反饋電路A2產生供電電源，通過第一供電輸出端LDOl輸出給外界負載或其他電路。
[0029]所述帶隙基準電路Al包括第一 PMOS晶體管MP1、第二 PMOS晶體管MP2、第三PMOS晶體管MP3、第一 NMOS晶體管麗1、第二 NMOS晶體管麗2、第一 PNP三極管Q1、第二 PNP三極管Q2、第三PNP三極管Q3、第一電阻Rl和第二電阻R2。
[0030]所述第一 PMOS晶體管MP1、第二 PMOS晶體管MP2、第三PMOS晶體管MP3的源極均與電源連接，第二 PMOS