遲滯電壓比較器的制造方法
【技術領域】
[0001]本發明涉及一種半導體集成電路，特別是涉及一種遲滯電壓比較器。
【背景技術】
[0002]電壓比較器能對兩個電平進行比較并輸出高電平或低電平，所以電壓比較器一般用于電平檢測。單限電壓比較器只有一個閾值電壓，大于輸入電平大于該閾值電壓則輸出高電平，否則輸出低電平。這種單限電壓比較器的優點是結構簡單，但是如果輸入信號的環境中具有較多的噪音時，單限電壓比較器的輸出會在高低電平之間頻繁的跳動，電壓檢測會出現問題。如圖1A所示，是現有單限電壓比較器在輸入信號具有較多噪聲時的輸入和輸出曲線；單限電壓比較器只有一個閾值電壓VTRP，輸入信號在閾值電壓附近時，疊加上噪聲信號后會使輸出信號頻繁跳動。
[0003]為了消除噪聲對輸出信號的影響，現有技術一般需要采用到遲滯電壓比較器，和單限電壓比較器不同，遲滯電壓比較器具有兩個閾值電壓，輸出從低電平跳變到高電平的閾值電壓和從高電平跳變到低電平的閾值電壓不同，二者形成一個遲滯區間，能夠避免噪聲的影響。如圖1B所示，是現有遲滯電壓比較器在輸入信號具有較多噪聲時的輸入和輸出曲線；可以看出閾值電壓VTRP+要大于閾值電壓VTRP-，兩者的差值要大于噪聲的變化范圍，故能消除噪聲的影響。
[0004]現有遲滯電壓比較器一般通過外部電阻連接形成正反饋來形成兩個不同的閾值電壓，不利于集成，應用范圍受限。
【發明內容】
[0005]本發明所要解決的技術問題是提供一種遲滯電壓比較器，能采用開關電路實現閾值電壓調節，不僅有利用集成，而且遲滯寬度調節方便，應用方便。
[0006]為解決上述技術問題，本發明提供的遲滯電壓比較器包括:
[0007]第一 PMOS管和第二 PMOS管，所述第一 PMOS管和所述第二 PMOS管的源極連接在一起且和第一電流源連接；所述第一 PMOS管和所述第二 PMOS管的柵極作為一對差分信號的輸入端。
[0008]所述第一 PMOS管的漏極和第一負載MOS管連接，所述第二 PMOS管的漏極和第二負載MOS管連接。
[0009]第三PMOS管和第一 NMOS管，所述第三PMOS管和所述第一負載MOS管的電流呈鏡像關系，所述第一 NMOS管和所述第二負載MOS管的電流呈鏡像關系；所述第三PMOS管的漏極和所述第一 NMOS管的漏極連接在一起并作為第一輸出端，所述第三PMOS管的源極接電源電壓，所述第一 NMOS管的源極接地。
[0010]第一 CMOS反相器和第二 CMOS反相器，所述第一 CMOS反相器的輸入端連接所述第一輸出端，所述第一 CMOS反相器的輸出端為第二輸出端；所述第二 CMOS反相器的輸入端連接所述第二輸出端，所述第二 CMOS反相器的輸出端為第三輸出端。
[0011]第四PMOS開關管連接在第二電流源和所述第一 PMOS管的漏極之間，所述第四PMOS開關管的柵極連接所述第二輸出端。
[0012]第五PMOS開關管連接在第三電流源和所述第二 PMOS管的漏極之間，所述第五PMOS開關管的柵極連接所述第三輸出端。
[0013]所述第四PMOS開關管在所述第一輸出端輸出高電平時打開并增加所述第一負載MOS管的電流并形成正反饋結構，通過調節所述第四PMOS開關管輸入到所述第一負載MOS管中的電流調節遲滯電壓比較器的輸出電壓由高變低的第一閾值電壓。
[0014]所述第五PMOS開關管在所述第一輸出端輸出低電平時打開并增加所述第二負載MOS管的電流并形成正反饋結構，通過調節所述第五PMOS開關管輸入到所述第二負載MOS管中的電流調節所述遲滯電壓比較器的輸出電壓由低變高的第二閾值電壓。
[0015]進一步的改進是，所述第一負載MOS管包括第二 NMOS管、第三NMOS管和第六PMOS管；所述第二 NMOS管的漏極和所述第一 PMOS管的漏極連接，所述第二 NMOS管的源極接地；所述第三NMOS管的柵極連接所述第二 NMOS管的柵極和漏極，所述第三NMOS管的源極接地；所述第六PMOS管的漏極和柵極連接所述第三NMOS管的漏極以及所述第三PMOS管的柵極，所述第六PMOS管的源極接電源電壓。
[0016]進一步的改進是，所述第二負載MOS管包括第四NMOS管，所述第四NMOS管的柵極和漏極連接所述第二 PMOS管的漏極以及所述第一 NMOS管的柵極，所述第四NMOS管的源極接地。
[0017]進一步的改進是，所述第二電流源和所述第三電流源為采用同一電流源。
[0018]本發明通過輸出信號控制MOS開關管并通過MOS開關管控制輸入到對應的差分輸入晶體管的負載電流大小，能夠形成正反饋并調節遲滯電壓比較器的輸出電壓變化的兩個閾值電壓大小，并能方便的條件遲滯寬度，本發明不需要采用電阻而是采用開關電路就能實現閾值電壓調節，不僅有利用集成，而且遲滯寬度調節方便，應用方便以及成本低。
【附圖說明】
[0019]下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明:
[0020]圖1A是現有單限電壓比較器在輸入信號具有較多噪聲時的輸入和輸出曲線；
[0021]圖1B是現有遲滯電壓比較器在輸入信號具有較多噪聲時的輸入和輸出曲線；
[0022]圖2是本發明實施例遲滯電壓比較器電路圖；
[0023]圖3是本發明較佳實施例遲滯電壓比較器電路圖；
[0024]圖4A是本發明較佳實施例去除開關調節閾值電壓時的輸入和輸出仿真曲線；
[0025]圖4B是本發明較佳實施例的輸入和輸出仿真曲線。
【具體實施方式】
[0026]如圖2所示，是本發明實施例遲滯電壓比較器電路圖；本發明實施例遲滯電壓比較器包括:
[0027]第一 PMOS管MPl和第二 PMOS管MP2，所述第一 PMOS管MPl和所述第二 PMOS管MP2的源極連接在一起且和第一電流源Il連接；所述第一 PMOS管MPl和所述第二 PMOS管MP2的柵極作為一對差分信號Vinn和Vinp的輸入端。
[0028]所述第一 PMOS管MPl的漏極和第一負載MOS管I連接，所述第二 PMOS管MP2的漏極和第二負載MOS管2連接。
[0029]第三PMOS管MP3和第一 NMOS管MNl，所述第三PMOS管MP3和所述第一負載MOS管I的電流呈鏡像關系，所述第一 NMOS管麗I和所述第二負載MOS管2的電流呈鏡像關系；所述第三PMOS管MP3的漏極和所述第一 NMOS管MNl的漏極連接在一起并作為第一輸出端Voutl，所述第三PMOS管MP3的源極接電源電壓VDD，所述第一 NMOS管麗I的源極接地 GND ο
[0030]第一 CMOS反相器3和第二 CMOS反相器4，所述第一 CMOS反相器3的輸入端連接所述第一輸出端Voutl，所述第一 CMOS反相器3的輸出端為第二輸出端Vout2 ;所述第二CMOS反相器4的輸入端連接所述第二輸出端Vout2，所述第二 CMOS反相器4的輸出端為第三輸出端Vout3。
[0031]第四PMOS開關管MP4連接在第二電流源12和所述第一 PMOS管MPl的漏極之間，所述第四PMOS開關管MP4的柵極連接所述第二輸出端Vout2。
[0032]第五PMOS開關管MP5連接在第三電流源12和所述第二 PMOS管MP2的漏極之間，所述第五PMOS開關管MP5的柵極連接所述第三輸出端Vout3。本發明實施例中所述第二電流源12和所述第三電流源12采用同一電流源。
[0033]所述第四PMOS開關管MP4在所述第一輸出端Voutl輸出高電平時打開并增加所述第一負載MOS管I的電流并形成正反饋結構，也即所述第一負載