適用于電源管理的低靜態電流和驅動大負載的ldo電路的制作方法
【技術領域】
[0001]本發明涉及一種低壓差線性穩壓器。特別是涉及一種適用于電源管理的低靜態電流和驅動大負載的LD0電路。
【背景技術】
[0002]現代便攜式電子設備(手機、數字音樂播放器、數碼相機、手持醫療儀器和測試儀器等)需要許多的電壓調制器來對每個功能模塊來供電。低壓差線性穩壓器(LD0)是非常理想的選擇。因為LD0芯片具有以下幾個技術特點:精密的電壓基準，低靜態電流，低壓降調整管，高性能低噪音的運放，以及穩定而快速的環路響應。所以基于這些特性，可以根據不同的應用環境設計出具有針對性地LD0芯片。對于驅動數百pf的負載電容情況下，LD0能夠保持穩定是很不容易的。無輸出電容LDO(OCL-LDO)的研究是非常熱門的方向，因為它降低芯片上數百個I/O pad的連線之間的寄生電容對芯片內部的影響。
【發明內容】
[0003]本發明所要解決的技術問題是，提供一種在驅動較大或者較寬范圍的負載電容或者電阻時候，保持LD0穩定的適用于電源管理的低靜態電流和驅動大負載的LD0電路。
[0004]本發明所采用的技術方案是:一種適用于電源管理的低靜態電流和驅動大負載的LD0電路，包括有:分別由第一跨導增益輸入級和第二跨導增益級構成的兩個增益放大級，功率晶體管回路，第一有源反饋緩沖回路，第二有源反饋緩沖回路，以及電阻反饋回路，其中，所述第一跨導增益輸入級的一個輸入端連接基準電壓Vref，另一個輸入端連接電阻反饋回路，第一跨導增益輸入級的輸出端分三路，第一路連接第二跨導增益級的輸入端，第二路連接第一有源反饋緩沖回路，第三路連接第二有源反饋緩沖回路，所述第二跨導增益級的輸出端連接功率晶體管回路，所述第一有源反饋緩沖回路的輸出端、第二有源反饋緩沖回路的輸出端和功率晶體管回路輸出端均連接至電壓輸出端Vout，所述功率晶體管回路的電源輸入端連接電源VDD，所述電阻反饋回路的一端連接至電壓輸出端Vout，另一端接地，電壓輸出端Vout還分別通過第二電阻Resr與第三電容Cout的串聯接地，以及通過第四電容CL接地。
[0005]所述的第一跨導增益輸入級是由第二PM0S晶體管Ml和第四PM0S晶體管M2構成，第二跨導增益級是由第十六NM0S晶體管M15構成，其中，所述第二PM0S晶體管Ml和第四PM0S晶體管M2的源極共同依次通過第二 PM0S晶體管M01和第一 PM0S晶體管M00連接電源VDD，第一PM0S晶體管M00的柵極連接第一偏置電壓Vbl，第二 PM0S晶體管M01的柵極連接第二偏置電壓Vb2，所述第二 PM0S晶體管Ml的柵極連接電阻反饋回路，第四PM0S晶體管M2的柵極連接基準電壓Vref，第二PM0S晶體管Ml的漏極構成一路輸出，第四PM0S晶體管M2的漏極構成兩路輸出，所述第二PM0S晶體管Ml的漏極和第七NM0S晶體管M5的源極共同連接第八NM0S晶體管M3的漏極，第八匪0S晶體管M3的源極接地，第四PM0S晶體管M2的漏極一路和第二有源反饋緩沖回路中構成跨導增益級gma2的第^^一NM0S晶體管M6的源極共同連接第十二 NM0S晶體管M4的漏極，另一路通過第二有源反饋緩沖回路中的第二電容Cm2連接到電壓輸出端Vout，第十二 NM0S晶體管M4的源極接地，第七NM0S晶體管M5的柵極和第^^一NM0S晶體管M6的柵極共同連接第三偏置電壓Vb3，第十二W0S晶體管M4的柵極和第八NM0S晶體管M3的柵極共同連接第四偏置電壓Vb4，第^^一匪OS晶體管M6的漏極連接第十六NM0S晶體管Ml 5的柵極，第i^一匪OS晶體管M6的漏極還依次通過第十PM0S晶體管M8和第九PM0S晶體管M10連接電源VDD，第十PM0S晶體管M8的柵極接第二偏置電壓Vb2，第九PM0S晶體管M10的柵極和第七NM0S晶體管M5的漏極共同依次通過第一有源反饋緩沖回路中的第一電阻Rm和第一電容Cml連接到電壓輸出端Vout，第七NM0S晶體管M5的漏極還通過第六PM0S晶體管M7連接第一有源反饋緩沖回路中構成跨導增益級gmal的第五PM0S晶體管M9的漏極，第五PM0S晶體管M9的柵極通過第一有源反饋緩沖回路中的第一電阻Rm和第一電容Cml連接到電壓輸出端Vout，第五PM0S晶體管M9的源極連接電源VDD，第六PM0S晶體管M7的柵極連接第二偏置電壓Vb2，第十六匪OS晶體管M15的源極接地，第十六NM0S晶體管M15的漏極連接第十五NM0S晶體管M14的源極，第十五匪OS晶體管M14的柵極連接第三偏置電壓Vb3，第十五NM0S晶體管M14的漏極連接所述的功率晶體管回路以及依次通過第十四PM0S晶體管M13和第十三PM0S晶體管Mil連接電源VDD，第十四PM0S晶體管M13的柵極連接第二偏置電壓Vb2，第十三PM0S晶體管Mil的柵極連接所述的功率晶體管回路。
[0006]所述的功率晶體管回路包括有第十七PM0S晶體管MP和第五電容Cgd，其中，第十七PM0S晶體管MP的柵極和第五電容Cgd的一端共同連接第十三PM0S晶體管Mil的柵極和第十五匪0S晶體管M14的漏極，第十七PM0S晶體管MP的源極連接電源VDD，第十七PM0S晶體管MP的漏極和第五電容Cgd的另一端共同連接到電壓輸出端Vout。
[0007]所述的電阻反饋回路是由第一等效電阻Rfl和第二等效電阻Rf2串聯構成，其中，第一等效電阻Rfl和第二等效電阻Rf2相連接的端構成反饋端連接第一跨導增益輸入級中的第二 PM0S晶體管Ml的柵極，第一等效電阻Rfl的另一端連接到電壓輸出端Vout，第二等效電阻Rf 2的另一端接地。
[0008]所述的第一等效電阻Rfl包括有第十八PM0S晶體管M16、第十九PM0S晶體管M17和第二十PM0S晶體管M18，其中，第十八PM0S晶體管M16的源極連接到電壓輸出端Vout，第十八PM0S晶體管M16的柵極和漏極共同連接第十九PM0S晶體管M17的源極，第十九PM0S晶體管M17的柵極和漏極共同連接第二十PM0S晶體管M18的源極，第二十PM0S晶體管M18的柵極和漏極共同連接第二等效電阻Rf2。
[0009]所述的第二等效電阻Rf2包括有第二 ^^一PM0S晶體管M19、第二十二 PM0S晶體管M20和第二十三PM0S晶體管M21，其中，第二^^一PM0S晶體管M19的源極連接第一等效電阻Rf!，第二 ^^一PM0S晶體管M19的柵極和漏極共同連接第二十二 PM0S晶體管M20的源極，第二十二 PM0S晶體管M20的柵極和漏極共同連接第二十三PM0S晶體管M21的源極，第二十三PM0S晶體管M21的柵極和漏極共同接地。
[0010]本發明的適用于電源管理的低靜態電流和驅動大負載的LD0電路，采用有源密勒電容反饋和寬驅動電容負載的技術，可以在驅動較大或者較寬范圍的負載電容或者電阻時，保持LD0的穩定。當驅動較大或者較寬范圍的負載電容或者電阻時候，本發明的LD0可以實現從兩級結構到三級結構的轉換，保持LD0環路的穩定。
【附圖說明】
[0011]圖1是本發明適用于電源管理的低靜態電流和驅動大負載的LDO電路的原理框圖；
[0012]圖2是圖1的電路原理圖。
【具體實施方式】
[0013]下面結合實施例和附圖對本發明的適用于電源管理的低靜態電流和驅動大負載的LD0電路做出詳細說明。
[0014]本發明的適用于電源管理的低靜態電流和驅動大負載的LD0電路，兩個增益放大級、一個功率晶體管回路、一個電阻反饋回路和兩個有源反饋緩沖回路組成。兩個增益放大級分別是:第一跨導增益輸入級gml和第二增益級gm2。
[0015]如圖1所示，本發明的適用于電源管理的低靜態電流和驅動大負載的LDO電路，包括有:分別由第一跨導增益輸入級gml和第二跨導增益級gm2構成的兩個增益放大級，功率晶體管回路B，第一有源反饋緩沖回路D1，第二有源反饋緩沖回路D2，以及電阻反饋回路R，其中，所述第一跨導增益輸入級gml的一個輸入端連接基準電壓Vref，另一個輸入端連接電阻反饋回路R，第一跨導增益輸入級gml的輸出端分三路，第一路連接第二跨導增益級gm2的輸入端，第二路連接第一有源反饋緩沖回路D1，第三路連接第二有源反饋緩沖回路D2，所述第二跨導增益級gm2的輸出端連接功率晶體管回路B，所述第一有源反饋緩沖回路D1的輸出端、第二有源反饋緩沖回路D2的輸出端和功率晶體管回路B輸出端均連接至電壓輸出端Vout，所述功率晶體管回路B的電源輸入端連接電源VDD，所述電阻反饋回路R的一端連接至電壓輸出端Vout，另一端接地，電壓輸出端Vout還分別通過第二電阻Resr與第三電容Cout的串聯接地，以及通過第四電容CL接地。
[0016]本發明的適用于電源管理的低靜態電流和驅動大負載的LD0電路的具體構成如圖2所示，具體如下:
[0017]所述的第一跨導增益輸入級gml是由第二PM0S晶體管Ml和第四PM0S晶體管M2構成，第二跨導增益級gm2是由第十六NM0S晶體管M15構成，其中，所述第二PM0S晶體管Ml和第四PM0S晶體管M2的源極共同依次通過第二 PM0S晶體管M01和第一 PM0S晶體管M00連接電源VDD，第一 PM0S晶體管M00的柵極連接第一偏置電壓Vbl，第二 PM0S晶體管M01的柵極連接第二偏置電壓Vb2，所述第二 PM0S晶體管Ml的柵極連接電阻反饋回路R，第四PM0S晶體管M2的柵極連接基準電壓Vref，第二PM0S晶體管Ml的漏極構成一路輸出，第四PM0S晶體管M2的漏極構成兩路輸出，所述第二PM0S晶體管Ml的漏極和第七NM0S晶體管M5的源極共同連接第八W0S晶體管M3的漏極，第八匪0S晶體管M3的源極接地，第四PM0S晶體管M2的漏極一路和第二有源反饋緩沖回路D2中構成跨導增益級gma2的第十一 NM0S晶體管M6的源極共同連接第十二 NM0S晶體管M4的漏極，另一路通過第二有源反饋緩沖回路D2中的第二電容Cm2連接到電壓輸出端Vout，第十二匪OS晶體管M4的源極接地，第七匪0S晶體管M5的柵極和第i^一W0S晶體管M6的柵極共同連接第三偏置電壓Vb3，第十二 NM0S晶體管M4的柵極和第八NM0S晶體管M3的柵極共同連接第四偏置電壓Vb4，第^^一匪0S晶體管M6的漏極連接第十六匪0S晶體管M15的柵極，第^^一NM0S晶體管M6的漏極還依次通過第十PM0S晶體管M8和第九PM0S晶體管M10連接電源VDD，第十PM0S晶體管M8的柵極接第二偏置電壓Vb2，第九PM0S晶體管M10的柵極和第七NMOS晶體管M5的柵極共同依次通過第一有源反饋緩沖回路D1中的第一電阻Rm和第一電容Cml連接到電壓輸出端Vout，第七匪OS晶體管M5的柵極還通過第六PM0S晶體管M7連接第一有源反饋緩沖回路D1中構成跨導增益級gmal的第五PM0S晶體管M9的漏極，第五PM0S晶體管M9的柵極通過第一有源反饋緩沖回路