一種無外置電容的大功率ldo電路的制作方法
【技術領域】
[0001]本發明屬于電源技術領域，特別涉及一種無外置電容的大功率LD0電路的技術。
【背景技術】
[0002]隨著半導體工藝的進步和電子市場越來越苛刻的要求，中央處理器、數字信號處理器、可編程邏輯器件等等核心元器件速度越來越快，集成度越來越高，對供電電源的要求也越來越高。而傳統的外部補償的線性穩壓器LD0電路，補償電容大，應用電路復雜，不符合系統小型化的發展趨勢，其中LD0即是線性穩壓器。
【發明內容】
[0003]本發明的目的是提供一種不需要外置電容的大功率LD0電路，保證系統無需外部大補償電容也可穩定工作，同時有效提高系統的響應速度，保證電路大的功率輸出，方便的與核心元器件配合工作。
[0004]為實現上述目的，本發明采用的技術方案為:
[0005]一種無外置電容的大功率LD0電路，其特征在于:所述無外置電容的大功率LD0電路由一個誤差放大器EA，一個運算放大器0P，兩個電容Cl、C2，三個電阻Rl、R2、R3和一個N型M0S管組成，誤差放大器EA的同相輸入端連接在基準電壓Vref上；誤差放大器EA的輸出端、運算放大器0P的同相輸入端與電容C1的一端連接；電容C1的另一端與電阻R1的一端相連；電阻R1的另一端與地GND連接；運算放大器0P的反相輸入端、運算放大器0P的輸出端、電容C2的一端與N型M0S管Mpass的柵端連接；電容C2的另一端與地GND連接；N型M0S管Mpass的漏端與電源Vin連接；N型M0S管Mpass的源端與電阻R3的一端連接，作為LD0的輸出Vout ；電阻R3的另一端、電阻R2的一端與誤差放大器的反相輸入端連接；電阻R2的另一端與地GND連接，其中R3和R2為分壓電阻將所述大功率LD0電路的輸出電壓Vout進行分壓然后連接到誤差放大器EA的負輸入端，所述誤差放大器EA將該分壓得到的電壓值與基準電壓Vref的差值進行放大，并將誤差放大得到電壓連接到運算放大器0P的正輸入端；運算放大器0P的輸出端與其負輸入端相連，作為誤差放大器EA的輸出與輸出M0S管Mpass之間的緩沖，整個大功率LD0電路形成一個負反饋環路，當大功率LD0電路穩定時，R3和R2的分壓值與基準電壓Vref相等，大功率LD0電路的輸出電壓Vout =Vref*(l+R3/R2)，其中C2為N型M0S管Mpass的柵端加載的內置電容來降低大功率LD0電路的環路的主極點頻率，同時通過在誤差放大器EA的輸出端加上電容C1和電阻R1來產生一個零點來抵消次主極點的影響，從而保證系統的穩定。
[0006]所述運算放大器包括包括一個電流漏，五個P型M0S管和三個N型M0S管，一個電阻，一個電容，其電路連接為:第零P型M0S管ΜΡ0的漏極、第零P型M0S管ΜΡ0的柵極、電流源I的輸入端、第四P型M0S管MP4的柵極與第一 P型M0S管MP1的柵極連接；第一 P型M0S管MP1的漏極、第二 P型M0S管MP2的源極與第三P型M0S管MP3的源極連接；該運算放大器的同向輸入端口 VP與第三P型M0S管MP3的柵極連接；該運算放大器的反向輸入端口 VN與第二 P型MOS管MP2的柵極連接；第二 P型MOS管MP2的漏極、第零N型MOS管MNO的柵極、第零N型MOS管MNO的漏極與第一 N型MOS管麗1的柵極連接；第三P型MOS管MP3的漏極、第一 N型MOS管麗1的漏極、電容Cc的一端與第二 N型MOS管麗2的柵極連接；第四P型MOS管MP4的漏極、電阻Rc的一端、第二 N型MOS管麗2的漏極與運放的輸出端Vout連接。電阻Rc的另一端與電容Cc的另一端連接。第零P型M0S管MP0的源極、第一 P型M0S管MP1的源極、第四P型M0S管MP4的源極與電源VDD連接。第零N型M0S管MN0的源極、第一 N型M0S管麗1的源極、第二 N型M0S管麗2的源極、電流源I的流出端與地GND連接。
[0007]所述誤差放大器EA為共源共柵單級放大器，包括七個P型M0S管和四個N型M0S管，其電路連接方式為:第一 P型M0S管MP1的漏極、第二 P型M0S管MP2的源極與第三P型M0S管MP3的源極連接；第二 P型M0S管MP2的柵極與該誤差放大器的同向輸入端連接；第三P型M0S管MP3的柵極與該誤差放大器的反向輸入端連接；第二 P型M0S管MP2的漏極、第三N型M0S管麗3的源極與第一 N型M0S管麗1的漏極連接；第三P型M0S管MP3的漏極、第四N型M0S管MN4的源極與第二 N型M0S管麗2的漏極連接；第四P型M0S管MP4的柵極、第五P型M0S管MP5的柵極、第六P型M0S管MP6的漏極與第三N型M0S管麗3的漏極連接；第四P型M0S管MP4的漏極與第六P型M0S管MP6的源極連接；第五P型M0S管MP5的漏極與第七P型M0S管MP7的源極連接；第七P型M0S管MP7的漏極、第四N型M0S管MN4的漏極與該誤差放大器的輸出端口 Vout連接；第一 P型M0S管MP1的柵極與偏置電壓Vpbl連接；第六P型M0S管MP6的柵極、第七P型M0S管MP7的柵極與偏置電壓Vpb2連接；第一 N型M0S管麗1的柵極、第二 N型M0S管麗2的柵極與偏置電壓Vnbl連接；第三N型M0S管麗3的柵極、第四N型M0S管MN4的柵極與偏置電壓Vnb2連接。第一 P型M0S管MP1的源極、第四P型M0S管MP4的源極、第五P型M0S管MP5的源極與電源VDD連接。第一 N型M0S管麗1的源極、第二 N型M0S管麗2的源極與地GND連接。
[0008]與現有技術相比，具有如下優點:
[0009]本發明通過內部補償的線性電壓調整器，無需外置大補償電容，通過內部電路結構的改進即可保證系統穩定工作，并可以提供較大的功率輸出，可方便的與核心元器件配合工作。同時還通過NM0S做功率器件，提高了系統的響應速度，保證了 LD0電路的輸出功率。主要應用于高性能中中央處理器，數字信號處理器，可編程邏輯器件，高性能轉換器等芯片的供電。
[0010]具體來說，本發明由于在LD0電路工作時，LD0電路輸出電壓通過R3和R2進行分壓然后連接到誤差放大器EA的負輸入端，誤差放大器EA將該分壓得到的電壓值與基準電壓Vref的差值進行放大，并將誤差放大得到電壓連接到運算放大器0P的正輸入端；運算放大器0P的輸出端與其負輸入端相連,作為誤差放大器EA的輸出與輸出M0S管Mpass之間的緩沖。整個LD0系統形成一個負反饋環路，當LD0電路穩定時，R3和R2的分壓值與基準電壓Vref相等，因此可以得到LD0電路的輸出電壓Vout = Vref* (1+R3/R2)，該LD0電路通過在N型M0S管Mpass的柵端加上內置電容C2來降低LD0電路的環路的主極點頻率，同時通過在誤差放大器EA的輸出端加上電容C1和電阻R1來產生一個零點來抵消次主極點的影響，從而保證了系統的穩定。
【附圖說明】
[0011]圖1為本發明中運算放大器0P電路的結構圖；
[0012]圖2為本發明中誤差放大器EA電路的結構圖；
[0013]圖3為本發明無外置電容的大功率LD0電路的結構圖。
【具體實施方式】
[0014]下面結合附圖進一步進行詳細說明。
[0015]如圖3所示，本發明無外置電容的大功率LD0電路由一個誤差放大器EA，一個個運算放大器0P，兩個電容，三個電阻和一個N型M0S管組成，其電路連接方式為:基準電壓Vref與誤差放大器EA的同相輸入端連接；誤差放大器EA的輸出端、運算放大器0P的同相輸入端與電容C1的一端連接；電容C1的另一端與電阻R1的一端相連；電阻R1的另一端與地GND連接；運算放大器0P的反相輸入端、運算放大器0P的輸出端、電容C2的一端與N型M0S管Mpass的柵端連接；電容C2的另一端與地GND連接；N型M0S管Mpass的漏端與電源Vin連接；N型M0S管Mpass的源端與電阻R3的一端連接，作為LD0的輸出Vout ；電阻R3的另一端、電阻R2的一端與誤差放大器的反相輸入端連接；電阻R2的另一端與地GND連接。
[0016]在LD0工作時，LD0輸出電壓通過R3和R2進行分壓然后連接到誤差放大器EA的負輸入端，誤差放大器EA將該分壓得到的電壓值與基準電壓Vref的差值進行放大，并將誤差放大得到電壓連接到運算放大器0P的正輸入端；運算放大器0P的輸出端與其負輸入端相連，作為誤差放大器EA的輸出與輸出M0S管Mpass之間的緩沖。整個LD0系統形成一個負反饋環路，當LD0穩定時，R3和R2的分壓值與基準電壓Vref相等，因此可以得到LD0的輸出電壓 Vout = Vref* (1+R3/R2)。
[0017]該LD0通過在N型M0S管Mpass的柵端加上內置電容C2來降低LD0環路的主極點頻率，同時通過在誤差放大器EA的輸出端加上電容C1和電阻R1來產生一個零點來抵消次主極