一種低壓差線性穩壓器的制造方法
【技術領域】
[0001] 本發明屬于模擬集成電路技術領域，具體的說設及一種無輸出電容型高電源抑制 比的低壓差線性穩壓器。
【背景技術】
[0002] 低壓差線性穩壓器（LowDropoutVoltageRegulator,LDR)作為現代電源管理巧 片中不可缺少的一部分，其特點在于電路工作工程中沒有BUCK的頻繁開關動作，所WLDR 的噪聲非常小；且低壓差線性穩壓器的輸出電壓紋波小、電路結構簡單、所用元器件較少、 集成后巧片面積小。LDR的技術指標主要包括：壓差、線性調整率、負載調整率、負載階躍響 應W及電源抑制比（PowerSu卵lyRejectionRatio,PSRR)等。
[000引圖1是傳統的LDR結構圖。由誤差放大器Aa、PM0S管Pi、醒OS管Ni、功率管MP、電 阻Ri、R2、咕W及電容CP所組成。其中誤差放大器A。放大基準電壓與輸出電壓的差值，最后 反饋給NM0S管Ni，從而調節功率管的柵極電壓，進而控制對電容Cp充放電的大小，達到穩 定輸出電壓的目的。電源抑制比作為低壓差線性穩壓的一個參數，其直接表現為輸出電壓 對電源的敏感程度。
[0004] 該種結構主要存在兩個缺點；第一，該電路采用大的電容，不利于集成。隨著現代 微電子技術的快速發展，巧片越來越集成化W及片上系統（System化化ip，S0C)的大量涌 現，該要求巧片易于集成W滿足社會發展的需求。第二，電源抑制比較低。比如，對于一些 給射頻電路供電的LDR在中高頻處就需要很高的電源抑制比特性，該就要求我們進一步提 高中高頻的PSRR。
[0005] 由于目前傳統的LDR采用片外補償的方法，其主極點的位置比較低，因此存在電 路在中高頻率處的電源抑制特性較差的問題。
【發明內容】
[0006] 本發明所要解決的，就是針對上述傳統的LDR存在的問題，提出一種低壓差線性 穩壓器。
[0007] 為實現上述目的，本發明采用如下技術方案：
[000引一種低壓差線性穩壓器，如圖2所示，一種低壓差線性穩壓器，包括依次連接的偏 置電路、第一運算放大器A1、第二運算放大器A2、密勒補償電路和輸出電路；其特征在于， 還包括電源抑制比增強電路；
[0009] 所述偏置電路分別輸出第一路偏置電壓Vbl和第二路偏置電壓Vb2到第一運算放 大器A1 ;所述第一運算放大器A1的正向輸入端接外部基準電壓化ef，其負向輸入端接外部 輸入電壓，其正向輸出端接第二運算放大器A2的正向輸入端，其負向輸出端接第二運算放 大器A2的負向輸入端；
[0010] 所述密勒補償電路由第六PM0S管P6、第^;：PM0S管？7、第^電容〇11、第^^一NM0S 管Mil和第十二醒0S管N12構成；其中，第六PM0S管P6的源極接電源V孤，其柵極和漏極 互連，其柵極接第^；：PMOS管P7的柵極，第六PMOS管P6的漏極接第^^一NM0S管Mil的漏 極；第^；：PM0S管P7的源極接電源VDD，其漏極接第十二NM0S管N12的漏極；第^^一NM0S 管Nil的柵極接第二運算放大器A2的輸出端，其源極接地GND;第十二NM0S管N12的柵極 接第一運算放大器A1的負向輸出端，其源極接地GND;第S電容Cm的一端接第二運算放大 器A2的輸出端；
[0011] 所述輸出電路由功率管MP、反饋電阻Rf和負載電阻化構成；其中，功率管MP的 源極接電源V孤，其柵極接第走PM0S管P7的漏極，其漏極通過反饋電阻Rf后接地GND;負 載電阻化的一端接第S電容Cm的另一端，其另一端接地GND;
[0012] 所述電源抑制比增強電路由第八PM0S管P8、第S運算放大器、第二電容C2、第一 電阻R1和第二電阻R2構成；其中，第八PM0S管P8的源極接電源VDD，其柵極通過第二電 容C2后接第=運算放大器的輸出端，其漏極接第^;：PM0S管P7的漏極；第=運算放大器的 電源端接偏置電路的輸出端，其正向輸入端接第^；：PM0S管P7的漏極，其負向輸入端接其輸 出端，其輸出端依次通過第一電阻R1和第二電阻R2后接地GND。
[0013] 進一步的，如圖3所示，所述第一誤差放大器由第一PM0S管P1、第二PM0S管P2、 第SPM0S管P3、第一NM0S管N1、第二NM0S管N2、第SNM0S管N3、第四NM0S管M、第五 NM0S管服、第六NM0S管N6、第^;：NM0S管N7和第八NM0S管N8構成；其中，第一PM0S管P1 的源極接電源VDD，其柵極接第二路偏置電壓Vb2,其漏極接第二PM0S管P2和第SPM0S管 P3的源極；第二PM0S管P2的柵極接第^;：NM0S管N7的源極，其漏極接第一NM0S管N1的 漏極；第=PM0S管P3的柵極接第八NM0S管N8的源極，其漏極接第二NM0S管N2的漏極； 第走NM0S管N7的柵極為第一誤差放大器的正向輸入端，其漏極接電源V孤，其源極接第四 NM0S管M的漏極；第八NM0S管N8的柵極為第一誤差放大器的負向輸入端，其漏極接電源 VDD，其源極接第六NM0S管N6的漏極；第四NM0S管M的柵極接第一路偏置電壓Vbl，其源 極接地GND;第六NM0S管N6的柵極接第一路偏置電壓Vbl，其源極接地GND;第一NM0S管 N1的柵極接第五NM0S管N5的柵極和漏極，第一NM0S管N1的源極接地GND;第二NM0S管 N2的柵極接第SNM0S管的柵極和漏極，第二NM0S管N2的源極接地GND;
[0014] 所述第二誤差放大器由第四PM0S管P4、第五PM0S管P5、第九NM0S管N9和第十 NM0S管N10構成；其中，第四PM0S管P4的源極接電源V孤，其柵極與漏極互連，其柵極接第 五PM0S管P5的柵極，其漏極接第九NM0S管N9的漏極；第九NM0S管N9的柵極接第二NM0S 管N2的柵極，其源極接地GND;第五PM0S管P5的源極接電源VDD，其漏極接第十NM0S管 N10的漏極；第十NM0S管N10的柵極接第一NM0S管N1的柵極，其源極接地GND。
[0015] 更進一步的，如圖4所示，所述第=運算放大器由第九PM0S管P9、第十PM0S管 口10、第^^一PM0S管P11、第十二PM0S管P12、第十=NM0S管N13、第十四NM0S管M14、第十五 NM0S管N15、第十六NM0S管N16、第十走NM0S管N17、第十八NM0S管M18、第十九NM0S管 N19、第二十醒SO管N20和第一電容C1構成；其中，第十SPM0S管P13的源極接電源VDD， 其柵極接第二路偏置電壓Vb2,其漏極接第九PM0S管P9的源極和第十PM0S管P10的源極； 第九PM0S管P9的柵極接第十九NM0S管N19的源極，其漏極接第十=NM0S管N13的漏極； 第十九NM0S管N19的漏極接電源VDD，其源極接第十五NM0S管M15的漏極，其柵極為第S 運算放大器的負向輸入端；第十五NM0S管N15的柵極接第一路偏置電壓Vbl，其源極接地 GND;第十=NM0S管N13的柵極和漏極互連，其柵極接第十^;：NM0S管N17的柵極，其源極接 地GND;第十^;：NMOS管N17的漏極接第^^一PM0S管P11的漏極，其源極接地GND;第^^一PM0S管P11的柵極和漏極互連，其柵極接第十二PM0S管P12的柵極，其源極接電源VDD;第 十二PM0S管的源極接電源VDD，其漏極接第十八NM0S管N18的漏極；第十二PM0S管P12 的漏極與第十八NM0S管N18的漏極的連接點通過第一電容C1后接地GND;第十八NM0S管 N18的柵極接第十四NM0S管N14的柵極，其源極接地GND;第十四NM0S管N14的柵極和漏 極互連，其漏極接第十PM0S管P10的漏極，其源極接地GND;第十PM0S管P10的柵極接地 第二十NM0S管N20的源極；第二十醒SO管N20的漏極接電源VDD，其柵極為第S運算放大 器的正向輸入端，其源極接第十六NM0S管N16的漏極；第十六NM0S管N16的柵極接第一路 偏置電壓Vb1，其源極接地GND。
[0016] 本發明的有益效果為，能夠有效提高LDR中頻段的電源抑制能力，同時采用片內 補償的方法，使得巧片更易于集成。
【附圖說明】
[0017] 圖1是傳統LDR基本結構示意圖；
[001引圖2是本發明LDR的結構示意圖；
[0019] 圖3是本發明偏置電路和誤差放大器A1、A2的示意圖；
[0020] 圖4是本發明運算放大器A3的示意圖；
[0021] 圖5是沒有PSRR增強電路和有PSRR增強電路的對比示意圖。
【具體實施方式】
[0022] 下面結合附圖，詳細描述本發明的技術方案：
[0023] 本發明的一種低壓差線性穩壓器，如