一種高穩定性高電源噪聲抑制比的低壓差線性穩壓電路的制作方法
本發明涉及集成電路領域，特別是一種低壓差線性穩壓電路。
背景技術：
隨著電子技術的廣泛應用，使得人們的生產與生活變得越來越便捷高效，然而這也對電子系統提出了更高的性能要求。由于任何電子系統都需要電源為其提供電流，而更高的性能要求往往意味著更高的功耗，更低的噪聲。圖2為最簡單的傳統LDO結構，為了能夠保持環路穩定性，只能采用一級運放作為誤差放大器，通過片外電容的ESR零點補償次主極點。但是只用一級運放作為誤差放大器的LDO環路增益相對較低，LDO的輸出電壓的精度和電源抑制比都很低，整體性能不是很好。如果采用多級放大器作為誤差放大器，則增加的極點會使得環路穩定性設計變得更加復雜。因此，現有的低壓差線性穩壓器在帶載能力和電源噪聲抑制方面無法做到最佳的折中，往往會有所偏重，因此，低壓差線性穩壓器的整體性能有待提升。
技術實現要素：
本發明所要解決的問題是提供一種大帶載能力(典型供電電流值300mA以上)、高穩定性、高電源噪聲抑制比的低壓差線性穩壓電路。
本發明為解決上述技術問題所采用的技術方案一種高穩定性高電源噪聲抑制比的低壓差線性穩壓電路，如圖4，該穩壓電路包括：誤差放大器、調整電路；
所述誤差放大器包括第一級放大器和第二級放大器；第一級放大器為傳統的五管差分運算放大器；第二級放大器包括3個場效應晶體管：第一PMOS管(M1)、第一NMOS管(M2)和第二NMOS管(M3)、1個電阻(R1)、1個電容(C1)；其中第一PMOS管(M1)、第一NMOS管(M2)和第二NMOS管(M3)依次串聯；所述第一PMOS管(M1)的源極接電源(VDD)，柵極接第一級運算放大器的輸出(Vo1)；所述第一NMOS管(M2)的柵極接偏置電壓(Vb2)；所述第二NMOS管(M3)的柵極接偏置電壓(Vb1)，源極接地(VSS)；所述電阻(R1)和電容(C1)串聯后并聯于第一PMOS管(M1)的柵極與漏極兩端，所述第一PMOS管(M1)和第一NMOS管(M2)的共接點為第二級運算放大器的輸出(Vo2)；
所述調整電路包括：第二PMOS管(M4)、反饋電阻R2、R3和負載電阻RL；所述第二PMOS管(M4)的源極接電源(VDD)，柵極接第二級運算放大器的輸出(Vo2)，漏極依次串聯反饋電阻R2、R3后接地(VSS)；所述反饋電阻R2、R3的共接點連接第一級放大器的反饋輸入(Vfb)；所述負載電阻RL并聯于反饋電阻R2、R3兩端；所述第二PMOS管(M4)與反饋電阻R2的共接點為調整電路的輸出。
本發明通過采用密勒補償，將誤差放大器的兩個極點分裂開來，再通過片外電容的等效電阻(ESR)產生的零點，補償掉極點分離后的誤差放大器的主極點。這樣，整個線性穩壓器環路表現為一個單級點系統特性，從而實現比傳統低壓差線性穩壓器較高的穩定性。為了在任何負載大小下都能實現較高的PSRR，本發明通過對第二級運放結構的改進，使得誤差放大器的PSRR中AddEA始終相當趨近于1，且不受負載電流的影響，來實現高的低壓差線性穩壓器環路PSRR。
附圖說明
圖1為本申請的低壓差線性穩壓器零極點示意圖；
圖2為本申請的一種低壓差線性穩壓器的結構示意圖。
圖3為本申請的一種低壓差線性穩壓器環路示意圖。
圖4為本申請的一種具體的低壓差線性穩壓器電路。
圖5為本申請的一種“A”型運放示意圖。
圖6為本申的一種PMOS管輸入共源級運放示意圖。
具體實施方式
首先，低壓差線性穩壓器環路穩定性的實現：
在傳統的輸出電流為300mA以上的低壓差線性穩壓器應用中，絕大部分需要使用片外電容穩壓。使用片外電容穩壓的低壓差線性穩壓器，通常環路的主極點為輸出極點。且輕載和重載時該極點位置變化很大，在輕載時該主極點位置最靠后，此時整個環路穩定性最差。為了實現較高的環路增益，誤差放大器需要做兩級運放，這樣誤差放大器就會有兩個極點。所以整個低壓差線性穩壓器環路會有三個極點，環路的零極點如圖1所示。p1為主極點，即輸出極點。p2為次極點，即誤差放大器的主極點。p3為第三極點，即誤差放大器的次主極點。
由于不可能直接把運放的兩個極點都做到環路的單位增益帶寬之外，且這兩個極點本身又靠的比較近，因此本發明首先采用密勒補償，將誤差放大器的兩個極點分裂開來，誤差放大器的主極點放在環路單位增益帶寬之內，次主極點分裂到低壓差線性穩壓器環路單位增益帶寬之外。誤差放大器分離前后極點如圖1所示，p′2為分離后的誤差放大器的主極點，p′3為分離后的誤差放大器的次主極點。
其次，本發明通過片外電容的ESR產生的零點即z1，補償掉極點分離后的誤差放大器的主極點即p′2。這樣，如圖1所示，整個線性穩壓器環路表現為一個單級點系統特性，具有很高的穩定性。
其次，高電源噪聲抑制比的實現：
PSRRloop表示低壓差線性穩壓器輸出端的電源噪聲抑制比。本領域內的技術人員應當了解PSRRloop的值越小，說明電源噪聲對線性穩壓器輸出的影響越小，線性穩壓器的電源噪聲抑制能力越強。
對于低壓差線性穩壓器環路，如圖2，AddEA為運放電源抑制比；AEA為運放增益。Addpower為power MOS電源抑制比；Apower為power MOS增益。
環路PSRR為：
對于power MOS，如圖3中的Mpower：
將(2)、(3)帶入(1)中有：
由于通常運放的PSRR：AddEA要么略小于1或者遠大于1。當AddEA很接近于1時，環路的PSRR有一個極限值：這是比環路增益:略大的一個值。故而通常增大環路增益能提高環路的PSRR性能。而若能滿足則此時(4)式的分子趨近于0，能得到無窮大的電源抑制比。但由于power管的gm和go與負載大小有關，不是一個恒定值，因此(6)式不可能始終滿足。
為了在任何負載大小下都能實現較高的PSRR，本發明通過對第二級運放結構的改進，使得誤差放大器的PSRR中AddEA始終相當趨近于1，且不受負載電流的影響，來實現高的低壓差線性穩壓器環路PSRR。
最終的實現方案如圖4所示。
第一級運放為采用PMOS管作負載的“A”型運放，為方便后續分析，我們將PMOS電流鏡作為負載的誤差放大器稱為“A”型，將NMOS電流鏡作為負載的誤差放大器稱為“B”型。為了更清楚的說明本發明中誤差放大器的結構，特附“A”型運放結構圖，如圖5。第二級運放采用PMOS共源極結構。對于PMOS管作負載的運放，其輸出端vo1的PSRR約為1。當第一級運放輸出端PSRR為1時，PMOS共源極結構運放的輸出端PSRR約為P管和N管阻抗之比。即對圖6中PMOS管作負載的運放，有如下推導公式：
傳統的PMOS共源極結構放大器沒有圖4中虛線所示的M3管，此時低頻下，誤差放大器的輸出端電源抑制比：
(7)式中ro2為PMOS管輸出阻抗，ro4為NMOS管輸出阻抗。AddEA是介于0到1之間的一個值。
為了使AddEA更加接近于1，本發明在誤差放大器第二級處增加了M3管。增加M3管之后：
(8)式中ro3為M3管的輸出阻抗，gm3為M3管的跨導。此時gm3ro3ro2是遠大于ro4的一個值。故(8)式中的AddEA是相當趨近于1的一個值。從而實現(5)式中第一項趨近于0，實現整個線性穩壓器環路的高PSRR.
且增加M3管之后，能略微增大環路增益，使得環路PSRR進一步提升。
本發明實施方式涉及一種大帶載能力、高穩定性、高電源噪聲抑制比的低壓差線性穩壓器電路。具體的說，如圖4所示，包括誤差放大器、調整電路。所述誤差放大器包括第一級放大器和第二級放大器。第一級放大器為5管差分運算放大器，通過合理設計，由片外電容的等效電阻所引起的零點可以補償所述的誤差放大器的第一級運放的次主極點，并使次主極點消失。第二級放大器包括3個場效應晶體管，M2為PMOS，M3和M4組成共源共柵結構，通過合理調整MOS管的寬長比，使第二級共源級放大器的第三極點位于單位增益帶寬外。這樣可以使所述誤差放大器在單位增益帶寬內僅有一個極點，從而使所述的低壓差線性穩壓電路具有較高的穩定性。第一級放大器和第二級放大器之間有密勒補償電路，將誤差放大器的運放的兩個極點分裂開來，運放的主極點放在環路單位增益帶寬之內，次主極點分裂到環路單位增益帶寬之外。
如圖4所示，所述調整電路包括一個PMOS管和兩個串聯的電阻。串聯電阻為誤差放大器提供反饋電壓。
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