基于巨壓阻特性的硅納米線壓力傳感器及其封裝結構的制作方法
【技術領域】
[0001]本發明涉及一種基于巨壓阻特性的硅納米線壓力傳感器及其封裝結構，屬于微納電子機械系統(MEMS/NEMS)傳感器設計技術領域。
【背景技術】
[0002]微電子和微機械加工技術的迅猛發展極大的推動了傳感器技術的進步，并大大擴展了傳感器的應用范圍。作為最重要的一類微電子機械系統(MEMS)產品，半導體壓力傳感器廣泛的應用于工業自動化、航空航天等諸多領域。目前，壓阻式壓力傳感器多采用硅杯結構，在壓力作用下傳感器應力膜發生彈性形變，通過壓敏電阻的變化感知，并進而獲得輸出交由后端信號調理電路處理，通過對輸出電壓與壓力值進行標定可以實現對壓力的測量。
[0003]但是硅杯結構也存在如下問題:(I)應力膜的質量是決定傳感器諸多特性的關鍵因素。考慮到集成度的提高和減小成本，傳統的為了提高傳感器的靈敏度，減小應力膜的厚度成了必然選擇。但是應力膜質量輕一方面易造成傳感器的響應減小速度低，諧振頻率通常只有千赫茲左右，限制了傳感器的應用，另一方面也導致降低壓力傳感器的線性度，這與滿足靈敏度同時保證線性度的傳感器設計原則不符；(2)在傳統硅壓阻式壓力傳感器中，由于制作工藝的限制，壓敏電阻及其電橋連接電路通常排布在硅膜外表面且暴露在外界環境中，器件在工作過程中，由于外界環境酸堿物質、懸浮粉塵、靜電顆粒等對壓敏電阻的影響，易導致器件性能和使用壽命大打折扣，影響傳感器的長期可靠性，甚至損壞傳感器芯片；(3)傳統體加工的硅壓阻的電阻應變系數約100左右。傳統摻雜工藝的硅壓敏電阻的電阻應變系數較小，隨著傳感器尺寸的變小，傳統摻雜工藝的壓敏電阻已經不能滿足現代超高靈敏度檢測的要求，尤其是生化類壓力傳感器超微量超快檢測的要求。
【發明內容】
[0004]目的:為了克服現有技術中存在的不足，本發明提供一種基于巨壓阻特性的硅納米線壓力傳感器及其封裝結構。
[0005]技術方案:為解決上述技術問題，本發明采用的技術方案為:
[0006]一種基于巨壓阻特性的硅納米線壓力傳感器，包括:殼體、傳感器芯片，所述傳感器芯片包括:硅納米線巨壓阻敏感結構、硅底層、絕緣二氧化硅層、硅頂層，所述硅底層、絕緣二氧化硅層、硅頂層從下至上依次設置，所述硅底層設置有梯形凹槽；所述硅納米線巨壓阻敏感結構設置在硅頂層上，所述硅納米線巨壓阻敏感結構包括多根硅納米線、受力應變薄膜層、多塊電極，所述電極設置為四塊，四塊電極呈正方形分布，所述受力應變薄膜層設置在四塊電極中心位置；所述多根硅納米線包括四對平行設置的兩根硅納米線，所述四對平行設置的兩根硅納米線分別連接在四塊電極與受力應變薄膜層之間；所述殼體包括塑料外殼、塑料底蓋、導壓管，所述塑料外殼底部設置有塑料底蓋，塑料外殼頂部設置有導壓管，所述導壓管底部設置有導壓底口、導壓底口底部與傳感器芯片的硅底層相連接，所述塑料外殼內壁設置有支撐框架，所述傳感器芯片的硅頂層與支撐框架相接觸，所述支撐框架上設置有金屬引線，所述塑料底蓋上設置有焊盤，所述傳感器芯片的電極、金屬引線、焊盤通過引線依次連接。
[0007]所述硅底層的梯形凹槽內設置有軟硅膠，用于隔絕與外界環境的接觸。
[0008]還包括偏置電壓、偏置電極，所述偏置電極設置在娃底層末端面，所述偏置電極與殼體外的偏置電壓相連接。
[0009]還包括玻璃晶圓片，玻璃晶圓片設置有空腔，所述空腔設置在受力應變薄膜層與硅納米線上方，起到密封、保護作用。
[0010]所述硅納米線在絕緣二氧化硅層對應位置處設置有通槽，用于加強硅納米線對壓力變化的感應靈敏度；
[0011 ] 作為優選方案，所述硅納米線利用等離子體Ba和Hf進行表面修飾。
[0012]作為優選方案，所述硅頂層采用摻雜硼離子的硅材質。
[0013]一種基于巨壓阻特性的硅納米線壓力傳感器的制造方法，包括如下步驟:
[0014]步驟一:選用P型111晶向的SOI硅芯片作為傳感器芯片制備的材質，硅底層厚度為350_850nm，絕緣二氧化娃層厚度為100-200nm，娃頂層厚度為50_150nm ；
[0015]步驟二:分別用硫酸與雙氧水混合溶液和去離子DI水各沖洗SOI娃片7-13分鐘；
[0016]步驟三:在SOI硅芯片的硅頂層以傾斜角度5-9°，20keV能量注入1016Dose/cm3劑量的硼離子，時間為12分鐘，然后放置于高溫退火爐中20-40秒以使硼離子均勻分布；
[0017]步驟四:正方形硅受力應變薄膜層，硅納米線，電極圖形曝光于EL-13%正電子束光刻膠，接著在sf6/n2環境下，通過ICP干法刻蝕；
[0018]步驟五:浸泡在49% HF溶液1-2分鐘去除TE0S，并通過363KTMAH濕法腐蝕SOI硅芯片硅底層，腐蝕出梯形凹槽；
[0019]步驟六:TE0S沉積于娃納米線的周圍以保護娃納米線，并在CF4/Ar以娃納米線圖案ICP干法刻蝕位于SOI硅芯片中間的絕緣二氧化硅層；
[0020]步驟七:以溫度400-450°C，時間為30_50分鐘濺射鋁作為硅納米線的電極引出端電極；
[0021]步驟八:旋涂光刻膠，光刻后保留電極區域的光刻膠，有效防止后續釋放硅納米線對電極的腐蝕；
[0022]步驟九:利用Buffered Oxide Etcher，B0E溶液釋放娃納米線，最后利用超臨界干燥儀干燥得到釋放的縱橫向雙根對稱硅納米線結構；
[0023]步驟十:利用等離子體Ba和Hf間隔20-40分鐘先后對硅納米線表面進行兩次注入轟擊，使得硅納米線表面形成粗糙度的缺陷以及帶電荷的雜質，調制生成表面態；
[0024]步驟^^一:利用光刻、刻蝕與剝離工藝在SOI硅芯片硅底層做下偏置電極，用于施加偏置電壓耗盡硅納米線導電溝道，形成部分區域夾斷，可有利于充分實現硅納米線巨壓阻特性；
[0025]步驟十二:劃片，封裝，完成基于巨壓阻特性的硅納米線壓力傳感器的制作。
[0026]有益效果:本發明一種基于巨壓阻特性的硅納米線壓力傳感器是基于低摻雜濃度條件下硅納米線表面缺陷態增強效應和電場控制的夾斷效應，通過外部環境氣壓引起傳感器芯片形成機械應力改變硅納米線導電溝道的空穴濃度巨減，甚至夾斷來實現巨壓阻效應。
[0027]1.通過選用P型晶向111的SOI硅片，利用SOI材料自身固有的特性，具有體硅所無法比擬的優點:即可通過絕緣介質實現集成電路中元器件的電隔離，一方面可確保傳感器可靠的工作在高溫環境中。另一方面可徹底消除了體硅CMOS電路中的寄生閂鎖效應。采用這種材料制成的集成電路還具有抗輻射、寄生電容小、短溝效應小以及特別適用于低壓低功耗電路等優勢；
[0028]2.采用軟硅膠隔離芯片與待測介質，由于軟硅膠的楊氏模量很小，能減小封裝材料對傳感器芯片產生的機械應力，從而對芯片的輸出特性影響可忽略，從而對芯片的輸出基本也沒有影響；
[0029]3.本發明選用的硅納米線電阻是一種新型的利用表面修飾工藝和偏置電場處理過的硅壓阻式電阻，其所表征的巨壓阻效應的電阻應變系數高達5000，比傳統體加工的硅壓阻的電阻應變系數(100左右)高約2個數量級，尤其硅納米線在壓應力下產生的巨壓阻效應能夠大大提高傳感器的檢測靈敏度和分辨率。采用所制成的硅納米線尺度可控性強、定位性好、結構一致性好、易于實現陣列化。
[0030]4.由于摻雜工藝的不可控性，本發明通過硅底層施加偏置電壓，在硅納米線中形成夾斷區域，可以有效地調制硅納米線的巨壓阻特性，大大提高了產品的成品率。
[0031]5.硅壓力傳感芯片縱橫向雙根對稱硅納米線與外圍精密電阻組成的惠斯頓電橋，通過外圍的MCU控制多路復用開關給各個惠斯頓電橋供電，可多點進行數據采集，一方面提高了傳感器的壽命和穩定性，另一方面減少了后續數據測量的誤差。
[0032]本設計大幅度提高硅壓力傳感器的靈敏度和分辨率，同時減小傳感器的噪聲干擾和外部環境的污染和腐蝕，提高了檢測數據的精度和可靠性。
【附圖說明】
[0033]圖1為硅納米線巨壓阻效應工作原理圖；
[0034]圖2為基于巨壓阻特性的硅納米線壓力傳感器結構示意圖；
[0035]圖3為壓力傳感器芯片硅頂層俯視圖；
[0036]圖4為壓力傳感器芯片剖面示意圖；
[0037]圖5為硅納米線巨壓阻敏感結構與外圍精密電阻連接示意圖。
【具體實施方式】
[0038]下面結合附圖對本發明作更進一步的說明。
[0039]如圖1(a)所示，通過在硅納米線與表面二氧化硅的界面處摻入Hf，Ba等原子的表面修飾可以將界面處表面缺陷態的濃度提升2個數量級，從原來的1wCm 2表面濃度提升到112Cm 2以上，由于娃納米線摻雜濃度較低(一般10 17cm 2以下)，因而娃納米線表面缺陷態濃度相對于納米線的導電空穴濃度的比例顯著增加，缺陷態的作用也明顯增強。通過對硅納米線壓力傳感器芯片優化設計可以在硅納米線中形成不同大小的壓應力。如圖1(b)所示，在氣壓導致的機械壓應力T的作用下，表面缺陷態俘獲空穴的能力有所增強，大量的空穴掉入缺陷無法移動，從而顯著減小硅納米線的導電能力從而形成了巨壓阻特性。由于不同大小的壓力作用，因此在硅納米線徑向溝道內形成了不同的導電能力的區域。如圖1(c)所示，在硅納米線和硅芯片之間施加偏置電場E，可以進一步在硅納米線中形成局部區域夾斷，從而導致了相對于體硅提升了 2個數量級以上的巨壓阻效應。
[0040]基于上述工作原理的具有巨壓阻特性的硅納米線壓力傳感器結構如下:如圖2、圖3所示，一種基于巨壓阻特性的硅納米線壓力傳感器，包括:殼體、傳感器芯片，所述傳感器芯片包括:硅納米線巨壓阻敏感結構、硅底層1、絕緣二氧化硅層2、硅頂層3，所述硅底層
1、絕緣二氧化硅層2、硅頂層3從下至上依次設置，所述硅底層I設置有梯形凹槽；所述硅納米線巨壓阻敏感結構設置在硅頂層I上，所述硅納米線巨壓阻敏感結構包括多根硅納米線4、受力應變薄膜層5、多塊電極6，所述電極6設置為四塊，四塊電極6呈正方形分布，所述受力應變薄膜層5設置在四塊電極6中心位置；所述多根硅納米線4包括四對平行設置的兩根硅納米線41，所述四對平行設置的兩根硅納米線41分別連接在四塊電極6與受力應變薄膜層5之間；所述硅納米線4在絕緣二氧化硅層2對應位置處設置有通槽7