高速并行采集系統時鐘同步裝置的制造方法
【技術領域】
[0001] 本發明涉及數據采集領域，更具體地涉及一種高速并行采集系統時鐘同步裝置及 方法。
【背景技術】
[0002] 雷達的高分辨能力、抗干擾能力與雷達信號帶寬緊密相關，例如，為了提高測距精 度和距離分辨力，對目標進行成像識別，要求雷達發射的信號具有大的帶寬、時寬乘積，即 寬脈沖內附加寬帶調頻信號，以擴展信號頻帶提高雷達總體性能，這涉及到大帶寬信號采 集技術。
[0003] 目前對帶寬超過GHz以上的信號無法直接進行有效的A/D轉換，為了實現雷達系 統和其他寬帶系統的正常工作，采用多通道并行工作是大帶寬信號采集系統的主要技術手 段。而在兩路以上的數據采集系統中，都需要對多路子系統做嚴格的邏輯控制和時序匹配， 也就是要解決路間的同步問題。當同一信號同相加載到不同采集通道后，確保兩組采集數 序列第一點在信號波形上反映出的時間差為零。這是一項非常重要的基本指標，在對時序、 相位等要求特別嚴格的波形采集過程中，不同通道間的同步工作是后續所有數據處理的基 礎。
[0004] 在同步數據采集系統中，采樣與觸發能否達到同步是準確采樣到信號點的關鍵。 A/D轉換器件的工作，主要是由外部基準時鐘和采樣觸發時鐘決定其轉換時間和采樣時刻。 在高達2GHz的采樣率的情況下，采樣間隔僅有500ps，即使兩路ADC的采樣時刻有ps級的 誤差，引起的不同步也是相當可觀的。兩路ADC采樣時刻的誤差、與兩路ADC采樣數據的 相位誤差Pd有如下關系：
[0005] Pd= 2 π XfclkXtd,
[0006] 其中，fclk為采樣頻率。
[0007] 針對通道間的同步誤差，現有技術往往在數字域進行解決，或者對采樣時鐘和觸 發信號進行處理，結合鎖相環路并通過電路優化設計等手段，實現多路A/D的同步。雖然現 有方法在A/D器件采樣率較低的情況下是適用的，但是一旦涉及高速A/D，例如在合成孔徑 雷達中接收通道中頻采樣率在2GHz以上，此時電路對信號抖動非常敏感，每次上電或復位 時ps級的誤差即可能帶來通道間的不同步，這種情況下上述方法很難保證多組數據的多 個采集通道間延遲時間差基本為〇或保持恒定狀態，也就難以從根本上解決同步問題。
【發明內容】
[0008] 為了解決多路數據采集系統的同步性問題，本發明的目的在于提供一種高速并行 采集系統時鐘同步裝置及方法。作為優選，本發明的同步裝置及方法具有低抖動、低時偏的 特性，通過配置外圍電路，大幅壓縮觸發初始時刻的不穩定時間，有效克服A/D采樣起始位 置時鐘抖動帶來的誤差影響，使得多路數據采集單元的時鐘完全工作在同步狀態。
[0009] 具體地，作為本發明的一個方面，本發明提供了一種高速并行采集系統時鐘同步 裝置，所述高速并行采集系統時鐘同步裝置通過配置信號調理單元，設置時鐘輸入幅度范 圍，在開關單元導通前，把信號幅度提高到足以讓后級放大器飽和的程度，使得觸發初始時 刻的時鐘信號在各通道內得到一致的識別，實現多路數據采集系統的同步。
[0010] 作為優選，本發明提供了一種高速并行采集系統時鐘同步裝置，包括：
[0011] 一信號調理單元，用于調節輸入的時鐘信號的幅度，在開關單元控制信號來臨之 前把所述時鐘信號的幅度提高至使后級的放大單元飽和的程度；
[0012] -開關單元，用于控制來自信號調理單元的時鐘信號的通斷，進而控制A/D單元 電路采樣的起始和截止時刻；
[0013] -放大單元，一方面用于在所述開關單元控制接通時把來自所述開關單元的所述 時鐘信號的幅度輸出到合適的電平，并飽和工作，提高開關電路上升沿/下降沿的陡峭度， 另一方面，用于把所述時鐘信號從單端信號轉換為差分信號，滿足A/D差分采樣時鐘的要 求。
[0014] 作為本發明的另一個方面，本發明提供了一種高速并行采集系統時鐘同步方法， 包括以下步驟：
[0015] 配置信號調理單元，設置時鐘輸入幅度范圍，在開關單元導通前，把信號幅度提高 到足以讓后級放大器飽和的程度，使得觸發初始時刻的時鐘信號在各通道內得到一致的識 另Ij，從而實現多路數據采集系統的同步。
[0016] 作為優選，本發明提供了一種高速并行采集系統時鐘同步方法，包括以下步驟：
[0017] 調節輸入到信號調理單元的時鐘信號的幅度，在開關單元控制信號來臨之前把所 述時鐘信號的幅度提高至使后級的放大單元飽和的程度；
[0018] 控制來自信號調理單元的時鐘信號的通斷，進而控制A/D單元電路采樣的起始和 截止時刻；
[0019] 在所述開關單元控制接通時把來自所述開關單元的所述時鐘信號的幅度輸出到 合適的電平，并飽和工作，提高開關電路上升沿/下降沿的陡峭度；
[0020] 把所述時鐘信號從單端信號轉換為差分信號，滿足A/D差分采樣時鐘的要求。
[0021] 基于上述技術方案可知，本發明的同步裝置和方法具有如下有益效果：利用本發 明的同步裝置可以把信號采集系統的同步性只集中在射頻開關的通斷上，再通過配置外圍 電路，將開關通斷瞬間的過渡時間（即開關的上升沿和下降沿）大幅壓縮，消除A/D采樣起 始位置時鐘抖動帶來的誤差影響，使得時鐘信號幅度在各通道內得到一致的識別，實現多 通道A/D單元的同步工作，具有良好的穩定性和可靠性，可以從根本上解決多通道高速A/D 采樣的同步性問題；此外，利用射頻電路極低的相位噪聲特性，完成高速時鐘信號從單端到 差分的低噪聲轉換；并且，電路中的放大單元一方面把時鐘信號放大至合適的電平，另一方 面利用其差分放大功能，實現了時鐘信號從單端到差分的轉換，一舉兩得，在提高器件的利 用效率的同時有效減小了體積，利于電路的小型化實現。
【附圖說明】
[0022] 圖1是本發明的高速并行采集系統時鐘同步裝置的結構原理圖；
[0023] 圖2是本發明的高速并行采集系統時鐘同步裝置的電路圖；
[0024] 圖3是作為本發明一實施例的高速并行采集系統時鐘同步裝置的實物照片（外形 尺寸：5 Imm X 36mm);
[0025] 圖4是作為本發明實施例的2GHz時鐘信號的系列波形圖，其中圖4(a)為2GHz時 鐘信號只經過開關單元后的波形圖；圖4(b)為該信號經過本發明同步裝置后的波形圖；圖 4(c)為矢網測試的本發明同步裝置輸出端的幅度、相位關系圖。
【具體實施方式】
[0026] 為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照 附圖，對本發明作進一步的詳細說明。
[0027] 本發明公開了一種高速并行采集系統時鐘同步裝置，其具體原理是：通過配置外 圍電路，大幅壓縮觸發初始時刻的不穩定時間，即通過配置信號調理單元，設置時鐘輸入幅 度范圍，在開關單元導通前，把信號幅度提高到足以讓后級放大器飽和的程度，從而通過放 大器的飽和態提高了開關上升沿的陡峭度，減少了觸發瞬間臨界幅度的周期數，使得觸發 初始時刻的時鐘信號在各通道內得到一致的識別，有效克服A/D采樣起始位置時鐘抖動帶 來的誤差影響，使得多路數據采集單元的時鐘完全工作在同步狀態，實現了多路數據采集 系統的同步，從而使本發明的同步裝置和方法具有低抖動、低時偏的特性。
[0028] 具體地，本發明公開的高速并行采集系統時鐘同步裝置，主要包括：
[0029] -兩路功分網絡，用以把系統時鐘信號等分成兩路輸出，一路給信號調理單元作 為A/D單元的采樣時鐘，另一路給A/D板上FPGA輸入端的時鐘管理芯片，作為FPGA的工作 時鐘（需要時）；
[0030] -信號調理單元，用于調節由兩路功分網絡輸入的高速時鐘信號的幅度，在開關 單元控制信號來臨之前把該時鐘信號的幅度提高至使后級的放大單元飽和的程度；
[0031] -開關單元，用于控制來自信號調理單元的時鐘信號的通斷，進而控制A/D單元 電路采樣的起始和截止時刻；
[0032] -放大單元，一方面用于把前述時鐘信號的幅度輸出到合適的電平，并飽和工作， 提高開關電路上升沿/下降沿的陡峭度，另一方面，把該時鐘信號從單端信號轉換為差分 信號，滿足A/D差分采樣時鐘的要求。
[0033] 兩多路功分網絡，用于把放大單元輸出的差分時鐘信號分成等幅同相、完全一致 的多路輸出信號，滿足后級多通道數據采集系統的使用要求，兩個多路功分網絡幅相特性 完全一致；
[0034] -供電及控制單元，用于提供上述各單元電路所需的電源和控制信號。
[0035] 其中，放大單元的輸入信號由前級的開關單元控制，其輸出幅度滿足后續多通道 A/D單元采樣時鐘的功率電平要求，輸出相位滿足兩路相差180°的差分相位要求。
[0036] 其中，兩個多路功分網絡完成前述時鐘信號的功率分配功能，多個輸出端需滿足 幅度、相位完全一致，相