一種高速pll和時鐘芯片特性自動分析測試系統的制作方法
【技術領域】
[0001]本發明涉及芯片測試領域，具體而言涉及一種高速PLL和時鐘芯片特性自動分析測試系統。
【背景技術】
[0002]現在的芯片系統運行速度越來越快，對時鐘的各個方面的性能要求越來越高，所以需要對鎖相環(PLL)等時鐘模塊進行全面的特性分析，其中最重要的包括抖動、相位噪聲、穩定時間等參數，同時也需要在不同的電壓、時鐘系統設置、溫度下進行測試分析。這樣一來，測試分析的工作量會大大增加，做一套測試分析，所要完成的測試項目通常有幾百條，需要花費數天時間，而且特別耗費人力資源。為此，如何利用高速示波器(采樣率>20GS/S)、信號分析儀、頻譜分析儀等設備，實現時鐘特性的自動化分析，成為亟待解決的重要課題。
[0003]目前解決這一問題的主要方法就是利用高端的ATE機臺的高端配置，如93K，其能夠提供高帶寬的時鐘分析，且能實行自動化測試。但是，這樣的高端設備也存在一些不足之處:主要是造價昂貴，同時采樣率、帶寬、噪底也不如現有的高端示波器(采樣率>20GS/S)、信號分析儀和頻譜分析儀。雖然采用上述方法可以解決自動化測試的問題，但是測試的精度、測試的成本等問題，還是沒有完全解決。
[0004]因此，需要提出一種高速PLL和時鐘芯片特性自動分析測試系統，在實現時鐘特性的自動化分析的同時，提高測試的精度并降低測試的成本。
【發明內容】
[0005]針對現有技術的不足，本發明提供一種高速PLL和時鐘芯片特性自動分析測試系統，包括:運行用于執行自動測試分析的軟件的設備；FPGA硬件系統；獨立工作的高速時鐘特性分析測試設備和輔助設備，其中，所述運行用于執行自動測試分析的軟件的設備與所述FPGA硬件系統之間通過串口 /USB2.0實現數據通信，所述運行用于執行自動測試分析的軟件的設備通過通用接口總線實現對所述高速時鐘特性分析測試設備和所述輔助設備的控制。
[0006]進一步，所述運行用于執行自動測試分析的軟件的設備包括PC，所述軟件基于Iabview編寫而成，通過所述串口 /USB2.0控制所述FPGA硬件系統以及通過所述通用接口總線控制所述高速時鐘特性分析測試設備對所述PLL/時鐘芯片進行全自動測試，將測試數據整理寫入到存儲文件中去，或者通過控制所述高速時鐘特性分析測試設備和所述輔助設備以及所述FPGA硬件系統進行半自動測試，實現對所述PLL/時鐘芯片的調試測試。
[0007]進一步，所述FPGA硬件系統中的硬件包括:與所述測試系統中的串口 /USB2.0相接的串口 /USB接口模塊、FPGA模塊、信號繼電器陣列、電源管理單元模塊、電源模塊、信號處理模塊、3態緩沖器、功能鍵、交流參數測試點、與所述高速時鐘特性測試設備以及所述高速PLL/時鐘芯片相接的測試通路和用于所述FPGA硬件系統擴展的金手指連接。
[0008]進一步，所述高速時鐘特性分析測試設備包括高速采樣示波器、信號分析儀或頻譜分析儀。
[0009]進一步，所述高速采樣示波器的采樣率>20GS/S。
[0010]進一步，所述控制中對于所述高速采樣示波器的控制包括對所述高速采樣示波器的抖動分析軟件的控制。
[0011]進一步，所述高速PLL/時鐘芯片置于所述測試系統中的測試運行電路板上，通過連接器與所述FPGA硬件系統之間實現數據通信。
[0012]進一步，所述輔助設備包括電源、任意波形發生器和溫度控制系統。
[0013]進一步，通過Verilog編程，所述FPGA硬件系統對所述PLL/時鐘芯片進行邏輯配置，并對所述PLL/時鐘芯片的直流參數以及所述PLL/時鐘芯片與所述測試系統的連接性進行測試。
[0014]根據本發明，實現利用現有的常規測試設備實現對PLL/時鐘芯片的特性的自動分析測試，進而降低測試成本，提高測試精度。
【附圖說明】
[0015]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0016]附圖中:
[0017]圖1為本發明提出的時鐘特性自動分析測試系統的示意性結構框圖；
[0018]圖2為圖1中示出的運行用于執行自動測試分析的軟件的設備中安裝的用于執行自動測試分析的軟件的工作流程；
[0019]圖3為圖1中示出的FPGA硬件系統的示意性結構框圖。
【具體實施方式】
[0020]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0021]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的高速PLL和時鐘芯片特性自動分析測試系統。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0022]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0023][示例性實施例]
[0024]為了解決現有的時鐘芯片特性分析測試系統的不足之處，本發明提出一種高速PLL和時鐘芯片特性自動分析測試系統，在實現時鐘特性的自動化分析的同時，提高測試的精度并降低測試的成本。本發明利用現有的相對獨立的時鐘特性分析工具，如臺式高速采樣示波器、信號分析儀、頻譜分析儀、高低溫設備，設計相應的軟件和硬件，建立一套自動化分析測試系統，完成對高速時鐘信號的特性的自動化分析測試。
[0025]參照圖1所示，其中示出了本發明提出的時鐘特性自動分析測試系統(以下簡稱為測試系統)的示意性結構框圖。
[0026]需要進行分析測試的PLL/時鐘芯片104置于測試運行電路板101中，通過連接器105與FPGA硬件系統103之間實現數據通信。通過Verilog編程，FPGA硬件系統103可以對PLL/時鐘芯片104進行邏輯配置，同時對PLL/時鐘芯片104的直流參數以及PLL/時鐘芯片104和測試系統的連接性進行測試，然后將測試結果通過串口 /USB2.0102上傳到運行用于執行自動測試分析的軟件的設備100，例如PC。有了 FPGA硬件系統103，測試系統可以較靈活的適應各種PLL以及時鐘芯片的測試需求。
[0027]設備100中安裝有用于執行自動測試分析的軟件，該軟件是基于美國國家儀器(NI)公司開發的Iabview編寫而成，并基于windows XP的可視化界面,操作簡單且穩定可靠。該軟件可以完成對PLL/時鐘芯片104的相關測試要求的讀取，通過通用接口總線(GPIB) 111實現對獨立工作的常規高速時鐘特性分析測試設備及其它輔助設備的控制，所述常規分析測試設備包括高速采樣示波器107 (采樣率>20GS/S)、信號分析儀/頻譜分析儀106等，所述輔助設備包括電源110、任意波形發生器(AWG) 109、溫度控制系統108等，同時通過USB2.0/串口 RS232控制FPGA硬件系統103對PLL/時鐘芯片104進行全自動測試，將測試數據整理寫入到存儲文件中去，也可以通過控制上述設備和FPGA硬件系統103進行半自動測試，實現對PLL/時鐘芯片10