增強了元件的敏感性并且通過施加頻率掃描而進一步使得能夠進行對特定大小的顆粒的檢測，因為元件的阻抗以顆粒的平移或轉動本征頻率強烈地變化。
[0028]根據本發明的又一方面，提供了一種如在本發明中所限定的制造集成電路的方法。這樣的方法可以例如利用CMOS兼容的處理步驟來實施，使得IC可以以相對低的成本制造。
[0029]在實施例中，第一納米線元件和第二納米線元件各從源極區延伸至漏極區，方法進一步包括在第一納米線元件和第二納米線元件中的每一個之上形成氧化物膜，例如通過納米線的局部氧化形成。這具有介質可以在例如元件各形成晶體管的溝道的實施例中被用作元件的浮置柵極的優點。
[0030]在發明中，晶體管可以是場效應晶體管(FET)。
【附圖說明】
[0031]參照附圖通過非限制性示例的方式更加詳細地描述發明的實施例，其中:
[0032]圖1示意性地描繪了根據本發明的實施例的IC的一個方面；
[0033]圖2示意性地描繪了根據本發明的實施例的IC的另一方面；
[0034]圖3描繪了根據本發明的實施例的IC的四個不同納米線傳感器的電流特征；
[0035]圖4描繪了當由AC源驅動時根據本發明的實施例的IC上的納米線傳感器的復阻抗；
[0036]圖5a至圖5e示意性地描繪了制造本發明的IC的方法的實施例；和
[0037]圖6示意性地描繪了根據本發明的實施例的IC的另一方面。
【具體實施方式】
[0038]應該理解的是，附圖是僅示意性的并且未按比例繪制。還應該理解的是，貫通附圖使用相同的附圖標記來指示相同或相似的部件。在描述中，參照FET描述了實施例。這些也可以用任何其他晶體管來代替。然而，FET容易集成。
[0039]圖1示意性地描繪了包括硅襯底110、被圖案化的掩埋氧化物層120和多個硅納米線的IC 100，其中兩個納米線140a和140b被示出，但應該理解的是IC 100可以包括數量大很多的這樣的納米線，其優選地在陣列中彼此相鄰地布置。第一納米線140a在源極區142a與漏極區144之間延伸，而第二納米線140b在源極區142b與漏極區144之間延伸。第一納米線140a和第二納米線140b因此共享用于向納米線提供公共驅動電流的漏極區，其中單獨的源極區142a和142b允許測量通過單獨的納米線的電流。應該理解的是，該布置僅作為非限制性示例；對于共享源極區并具有單獨的漏極區或者具有單獨的源極區和漏極區的感測線而言同樣是可行的，但后者歸因于必須設置對于這些單個區的較大數量的接觸部的事實而使IC 100的可制造性復雜化。
[0040]在本發明的上下文中，納米線是具有亞微米尺寸的截面并具有可以是從幾百納米至數微米范圍的長度的導電的或半導體的結構。納米線可以是實心或中空結構，并且可以具有圓形或非圓形的、例如正方形或矩形的截面。通過非限制性示例的方式，本申請中的術語“納米線”意指包括單或多壁的納米管、納米纖維等等。如將在后面更加詳細地描述的，在優選的實施例中，納米線是硅納米線，其優選地具有氧化的外表面。
[0041]襯底110可以可選地包括背側柵極102，例如在與其上形成有掩埋氧化物層120的表面相對的表面上的金屬化層。
[0042]在操作中，背側柵極102被用于向包括了第一納米線140a和第二納米線140b的場效應晶體管提供偏置電壓或偏置電壓掃描(sweep)，使得納米線變成導電性的狀態，例如通過施加超過納米線的閾值電壓的偏置電壓或偏置電壓掃描，使得電流將作為跨越由源極區142a和142b、第一和第二納米線140a和140b以及公共漏極區144形成的FET所施加的驅動電流的函數開始穿過納米線行進。另外，因為第一納米線140a暴露于待測介質、例如諸如液體樣本或氣流等的流體，所以第一納米線140a的阻抗是第一納米線140a與介質的相互作用的函數。這顯示在圖3中，其中示出了如箭頭所指示的四個不同納米線的電流特征。電流分布的不同傾斜度是通過與介質的不同的相互作用、例如不同的捕捉事件(capture event)特征引起的。
[0043]當返回圖1時，在涂敷有氧化物膜的第一納米線140a的情況中，氧化物膜充當柵極氧化物，其中介質充當具有取決于介質的組成(例如離子含量)的浮置柵極電勢的柵極。第一納米線140a可以進一步包括用于與感興趣的具體分析物相互作用的功能性層(未示出)，在該情況中，功能性層可以被看作浮置柵極，因為其電勢將是功能性層與感興趣的分析物的相互作用的量的函數。當然以上原理本身是例如從諸如ISFET和ENFET等的化學FET所已知的，并因此僅為了簡潔的原因而不進一步詳細地說明。
[0044]相比之下，第二納米線140b通過具有確保第二納米線140b的阻抗獨立于介質、即對介質不敏感的厚度的電絕緣屏蔽層部150而被從介質屏蔽。在實施例中，電絕緣屏蔽層部150具有至少I微米的厚度。在另一實施例中，電絕緣屏蔽層部150具有至少5微米的厚度。在又一實施例中，電絕緣屏蔽層部150具有至少10微米的厚度。如本領域技術人員所理解的，電絕緣屏蔽層部150的所需厚度將取決于為電絕緣屏蔽層部150所選的材料。合適的材料包括電絕緣疏水性材料和電絕緣反離子材料，例如反離子片材。
[0045]優選地，在制造IC 100的工藝技術(例如CMOS工藝)中可容易得到的或者至少與該工藝技術兼容的材料被用于屏蔽層部150。例如，屏蔽層部150可以由選擇性地沉積或圖案化的氧化物或氮化物形成，例如Si02、A1203、Si3N4等等。作為可選方案，屏蔽層部150可以由選擇性地沉積或圖案化的抗蝕劑材料形成，或者由諸如聚對二甲苯或聚酰亞胺等的疏水性聚合物形成。其他合適的材料對于本領域技術人員而言是顯而易見的。
[0046]這樣的電絕緣屏蔽層部150的另外的優點之一是，例如歸因于暴露于介質的電絕緣屏蔽層部150的表面上的污染物的逐漸堆積而導致的在該材料上的任何污垢也可能不被第二納米線140b感測到，使得該納米線對這樣的污染物進一步不敏感。
[0047]結果，由第二納米線140b產生的信號僅對反偏置(back bias)敏感，使得反偏置對第一納米線140a的信號行為的影響可以通過從第一納米線140a的信號中減去第二納米線140b的信號而被從第一納米線140的響應信號中過濾掉。
[0048]圖2描繪了用于該目的的示例電路布置。在該布置中，第一納米線140a和第二納米線140b在流動通道160中彼此相鄰地放置。在操作中，介質沿著由實心黑色箭頭指示的方向流動通過流動通道160。從該流動方向可以觀察到，第一納米線140a和第二納米線140b被放置成使得它們被暴露于本質上相同的流動特征。這具有使納米線之間的不同狀況(例如溫度差異、諸如應力或彎折等的流動相關的偽跡(artefact))的風險最小化的優點。此外，通過彼此直接鄰近地提供第一納米線140a和第二納米線140b，可以在很大程度上將在單個晶片的不同區之間固有存在的工藝失配偽跡(process mismatch artefact)排除。因此確保了第一納米線104a與第二納米線104b的