一種加速度計電容檢測電路的制作方法

本發明涉及加速度計研究領域，具體地，涉及一種加速度計電容檢測電路。

背景技術：

當前加速度計廣泛應用于汽車、工業自動化、航空航天及其它眾多領域。相比于壓阻式加速度計，電容式加速度計以其低溫度靈敏性而大受歡迎。另外，和模擬加速度計相比，數字加速度計具有無需額外的adc就可以直接進行誤差矯正和補償的優勢成為主流選擇。

圖2是傳統的開環加速度計電容檢測電路，在傳統的加速度計電容檢測電路中有兩個重要的模塊，電容-電壓轉化器(c/v)及其后級的電壓-數字轉換器(v/d)。但是這種組合存在著三個主要的缺點：第一，轉換為電壓這種方式很容易受環境因素(如溫度)，以及電路自身噪聲的影響；第二，在大多數的電容檢測電路中，c/v模塊都消耗著相當多的功耗，因為它需要較大的帶寬和很高的增益以實現低噪聲的輸出，這是低功耗設計很不希望的。第三，由于在mems制造過程中會存在大的工藝偏差，傳感器敏感結構的基礎電容可能會有很大變化，這將會給前端c/v設計帶來很大的難題。

綜上所述，本申請發明人在實現本申請發明技術方案的過程中，發現上述技術至少存在如下技術問題：

在現有技術中，現有的加速度計電容檢測電路存在容易受到環境和自身因素影響，功耗較高的技術問題。

技術實現要素：

本發明提供了一種加速度計電容檢測電路，解決了現有的加速度計電容檢測電路存在容易受到環境和自身因素影響，功耗較高，實現了電路設計合理，不易受到環境和自身的影響，檢測結果準確，且功耗較低的技術效果。

為解決上述技術問題，本申請提供了一種加速度計電容檢測電路，所述電路包括：

調制器結構模塊；電容補償陣列模塊；數模轉換電路模塊；輸入共模補償電路模塊，其中，調制器結構模塊用于將加速度計電容的變化轉換為數字輸出，電容補償陣列模塊用于抵消加速度計敏感結構中的基礎電容失調和誤差，數模轉換電路模塊用于實現一位數字輸出到第一級開關電容積分器的反饋，輸入共模補償電路用于消除第一級開關電容積分器的輸入共模電壓偏差；電容補償陣列連接在調制器模塊第一級開關電容積分器的前端，數模轉換電路在一位數字輸出的控制下連接到第一級開關電容積分器，輸入共模補償電路采樣第一級開關電容積分器的輸出，求得共模電壓后反饋到第一級開關電容積分器的輸入消除其輸入共模電壓偏差。

進一步的，調制器結構模塊包括：加速度計敏感結構的等效電容cs1、cs2，運算放大器amp1、amp2、amp3，比較器cmp，開關s1、…、s30，電容c1、…、c14，相關雙采樣電容ch1、ch2，第一級積分器電容cf1、cf2；

進一步的，電容補償陣列模塊包括：開關s31、s32和電容cc1、cc2。

進一步的，數模轉換電路模塊包括：開關s33、…、s40和電容cb1、cb2。

進一步的，輸入共模補償電路模塊包括：單端運算放大器amp4，開關s41、…、s50，電容c15、c16、cfb1、cfb2。

進一步的，運算放大器amp1與開關s1、…、s8和電容cs1、cs2、ch1、ch2、cf1、cf2構成第一級開關電容積分器；運算放大器amp2與開關s9、…、s16和電容c1、c2、c11、c12構成第二級開關電容積分器；運算放大器amp3與開關s17、…s24和電容c3、c4、c13、c14構成第三級開關電容積分器；開關s25、…、s30與電容c5、…、c10構成求和電路；比較器cmp用作一位量化器；開關s31、s32與電容cc1、cc2構成基礎電容補償電路；開關s33、…、s40與電容cb1、cb2構成調制器輸出到第一開關電容的負反饋；運算放大器amp4與開關s41、…、s50和電容c15、c16、c17、cfb1、cfb2構成輸入共模負反饋電路。

進一步的，調制器結構模塊中，開關s1一端連接參考電壓vref,另一端鏈接到節點c；開關s2一端鏈接到節點c，另一端連接到電路的共模地或者地；開關s4連接在節點a與共模地之間，開關s3連接在節點b與共模地之間；電容cs1連接在節點c與節點a之間，電容cs2連接在節點c與節點b之間，電容ch1連接在節點a和運算放大器amp1的負輸入端之間，電容ch2連接在節點b與運算放大器amp1的正輸入端之間；開關s5連接在節點b與節點n1之間，開關s6連接在節點a與節點n2之間；開關s7連接在節點n1與運算放大器amp1的正輸入端之間，開關s8連接在運算放大器amp1的負輸入端與節點n2之間；積分電容cf1連接在運算放大器amp1的正輸入端與負輸出端之間，cf2連接在運算放大器amp1的負輸入端與正輸出端之間；開關s11連接在節點f與節點addp1之間，開關s12連接在節點e與addn1之間；開關s9連接在節點addn1與共模地之間，開關s10分別連接在節點addp1與共模地之間；開關s13連接在節點n3與共模地之間，開關s14連接在節點n4與共模地之間；開關s15連接在節點n3與運算放大器amp2的正輸入端之間，開關s16分別連接在節點n4與運算放大器amp2的負輸入端之間；電容c11跨接在運算放大器amp2的負輸入端與正輸出端之間，c12跨接在運算放大器amp2的正輸入輸出端與負輸出端之間；開關s17連接在運算放大器amp2負輸出端與節點addn2之間，開關s18連接在運算放大器amp2的正輸出端與節點addn2之間；電容c3連接在節點addp2與節點n6之間，c4連接在節點addn2連接點與節點n5之間；開關s19連接在節點addn2與共模地之間，開關s20連接在addp2連接點與共模地之間；開關s21連接在節點n5與共模地之間，開關s22連接在節點n6與共模地之間；開關s23連接在節點n5與運算放大器amp3的正輸入端之間，開關s24連接在節點n6與運算放大器amp3的負輸入端之間；電容c13跨接在運算放大器amp3的負輸入端與正輸出端，c14跨接在運算放大器amp3的正輸入輸出端與負輸出端；開關s25連接在節點n7與運算放大器amp3的負輸出端，開關s26連接在運算放大器amp3正輸出端與節點n8之間；開關s27連接在節點n7與共模地之間，開關s28連接在節點n8與共模地之間；電容c6連接在節點n7與節點n9之間，電容c5連接在開節點n8與節點n10之間；開關s29連接在節點n9與共模地之間，開關s30連接在節點n10與共模地之間；電容c7連接在節點addp1與節點n10之間，c8連接在addn1與節點n9之間；電容c9連接在節點addp2與節點n10之間，c10連接在addn2與節點n9之間。

進一步的，電容補償陣列模塊中，開關s31連接在參考電壓vref端與節點n11之間；開關s32連接在節點n11和共模地或者地之間；電容補償陣列cc1連接在節點n11與節點a之間，cc2連接在節點n11與節點b之間。

進一步的，數模轉換電路模塊中，開關s33連接在參考電壓vref1端與節點n12之間，受輸出y2控制，開關s34連接在參考電壓vref2端與節點n12之間，受輸出y1控制；開關s37連接節點n12與節點n14之間，開關s39連接在節點n14與共模地之間；電容cb2連接在節點n14與節點b之間；開關s35連接在參考電壓vref2端與節點n13之間，受輸出y2控制；開關s36連接在參考電壓vref1端與節點n13之間，受輸出信號y1控制；開關s38連接在節點n13與節點n15之間，開關s40連接在節點n15與共模地之間；電容cb1連接在節點n15與節點a之間。

進一步的，輸入共模補償電路模塊中，開關s47連接著節點n16與共模地，電容c15連接在節點n16與節點n19之間，電容c16連接在節點n16與節點n18之間，開關s48連接著節點n16和運算放大器amp4的負輸入端；開關s49連接運算放大器amp4的負輸入端與節點n17之間，開關s50連接在節點n17與運算放大器amp4的正輸入端之間；電容c17連接在節點n17與運算放大器amp4的輸出端；開關s41連接節點n20與節點n18之間，開關s42連接在節點n19與節點n20之間；開關s45連接節點n18與節點f之間，開關s46連接在節點n19與節點e之間；開關s43連接在節點n20與節點n21之間，開關s44連接在節點n21與共模地之間；電容cfb1連接在節點n21與a之間，電容cfb2連接在節點n21與節點b之間。

本申請提供的一個或多個技術方案，至少具有如下技術效果或優點：

本申請中的新的集成檢測電路，通過將敏感結構與sigma-delta調制器結合來解決上述的問題，敏感結構的差分電容被用作sigma-delta調制器的采樣電容；差分電容的變化直接轉換成了sigma-delta環路中的誤差信號，因而這里就不再需要把電壓作為轉換中介；該結構還有另一個好處，前端運放僅僅是一個簡單的集成運放，而不在是需要消耗掉大量功耗的c/v，因此，有效降低了系統的功耗；同時為了解決前端輸入共模得到問題，本申請也提出了一個適當的輸入共模補償反饋電路；所以，解決了現有的加速度計電容檢測電路存在容易受到環境和自身因素影響，且功耗較高，不便于加工的技術問題，進而實現了電路設計合理，不易受到環境和自身的影響，檢測結果準確，且功耗較低的技術效果。

附圖說明

此處所說明的附圖用來提供對本發明實施例的進一步理解，構成本申請的一部分，并不構成對本發明實施例的限定；

圖1是集成三階電荷sigmadelta電容檢測電路連接示意圖；

圖2傳統sigmadelta加速度計電容檢測電路示意圖；

圖3是數字加速度計電容檢測電路應用實例示意圖；

圖4是non-overlappingclock(非重疊時鐘)要求的時序示意圖。

具體實施方式

本發明提供了一種加速度計電容檢測電路，解決了現有的加速度計電容檢測電路存在容易受到環境和自身因素影響，功耗較高，實現了電路設計合理，不易受到環境和自身的影響，檢測結果準確，且功耗較低的技術效果。

為了能夠更清楚地理解本發明的上述目的、特征和優點，下面結合附圖和具體實施方式對本發明進行進一步的詳細描述。需要說明的是，在相互不沖突的情況下，本申請的實施例及實施例中的特征可以相互組合。

在下面的描述中闡述了很多具體細節以便于充分理解本發明，但是，本發明還可以采用其他不同于在此描述范圍內的其他方式來實施，因此，本發明的保護范圍并不受下面公開的具體實施例的限制。

請參考圖1，本申請提供了本發明的集成加速度計電容檢測電路，通過將加速度計敏感結構與sigma-delta調制器相結合，敏感結構的差分電容被用作sigma-delta調制器的采樣電容，其具體的電路連接如圖1所示。圖1可分為四個模塊，采用三階前饋求和的sigma-delta調制器結構的模塊①；電容補償陣列模塊②；數字輸出反饋到第一級積分器的數模轉換電路模塊③；輸入共模補償電路模塊④。模塊①中包含加速度計敏感結構的等效電容【cs1】【cs2】，運放【amp1】【amp2】【amp3】和比較器【cmp】以及開關【s1】…【s30】，電容【c1】…【c14】，相關雙采樣電容【ch1】【ch2】，第一級積分器電容【cf1】【cf2】,模塊②中包含開關【s31】【s32】和電容【cc1】【cc2】，模塊③中包含開關【s33】…【s40】以及電容【cb1】【cb2】，模塊④中包含單端運放【amp4】，開關【s41】…【s50】，電容【c15】【c16】【cfb1】【cfb2】。兩相非重疊時鐘信號【φ1】【φ2】。

運放【amp1】與開關【s1】…【s8】，電容【cs1】【cs2】【ch1】【ch2】【cf1】【cf2】構成第一級開關電容積分器；運放【amp2】與開關【s9】…【s16】，電容【c1】【c2】【c11】【c12】構成第二級開關電容積分器；運放【amp3】與開關【s17】…【s24】，電容【c3】【c4】【c13】【c14】構成地三級開關電容積分器；開關【s25】…【s30】，電容【c5】…【c10】構成求和電路；比較器【cmp】用作一位量化器；開關【s31】【s32】與電容【cc1】【cc2】構成基礎電容補償電路；開關【s33】…【s40】與電容【cb1】【cb2】構成調制器輸出到第一開關電容的負反饋；運放【amp4】與開關【s41】…【s50】，電容【c15】【c16】【c17】【cfb1】【cfb2】構成輸入共模負反饋電路。

電路模塊①中，開關【s1】一端連接參考電壓【vref】,另一端鏈接到節點【c】。開關【s2】一端鏈接到節點【c】，一端連接到電路的共模地或者地。開關【s4】連接在節點【a】與共模地之間，開關【s3】連接在節點【b】與共模地之間。電容【cs1】連接在節點【c】與節點【a】之間，電容【cs2】連接在節點【c】與節點【b】之間，電容【ch1】連接在節點【a】和運放【amp1】的負輸入端之間，電容【ch2】連接在節點【b】與運放【amp1】的正輸入端之間。開關【s5】連接在節點【b】與節點【n1】之間，開關【s6】連接在節點【a】與節點【n2】之間。開關【s7】連接在節點【n1】與運放【amp1】的正輸入端之間，開關【s8】連接在運放【amp1】的負輸入端與節點【n2】之間。積分電容【cf1】連接在運放【amp1】的正輸入端與負輸出端之間，【cf2】連接在運放【amp1】的負輸入端與正輸出端之間。開關【s11】連接在節點【f】與節點【addp1】之間，開關【s12】連接在節點【e】與【addn1】之間。開關【s9】連接在節點【addn1】與共模地之間，開關【s10】分別連接在節點【addp1】與共模地之間。開關【s13】連接在節點【n3】與共模地之間，開關【s14】連接在節點【n4】與共模地之間。開關【s15】連接在節點【n3】與運放【amp2】的正輸入端之間，開關【s16】分別連接在節點【n4】與運放【amp2】的負輸入端之間。電容【c11】跨接在運放【amp2】的負輸入端與正輸出端之間，【c12】跨接在運放【amp2】的正輸入輸出端與負輸出端之間。開關【s17】連接在運放【amp2】負輸出端與節點【addn2】之間，開關【s18】連接在運放【amp2】的正輸出端與節點【addn2】之間。電容【c3】連接在節點【addp2】與節點【n6】之間，【c4】連接在節點【addn2】連接點與節點【n5】之間。開關【s19】連接在節點【addn2】與共模地之間，開關【s20】連接在【addp2】連接點與共模地之間。開關【s21】連接在節點【n5】與共模地之間，開關【s22】連接在節點【n6】與共模地之間。開關【s23】連接在節點【n5】與運放【amp3】的正輸入端之間，開關【s24】連接在節點【n6】與運放【amp3】的負輸入端之間。電容【c13】跨接在運放【amp3】的負輸入端與正輸出端，【c14】跨界在運放【amp3】的正輸入輸出端與負輸出端。開關【s25】連接在節點【n7】與運放【amp3】的負輸出端，開關【s26】連接在運放【amp3】正輸出端與節點【n8】之間。開關【s27】連接在節點【n7】與共模地之間，開關【s28】連接在節點【n8】與共模地之間。電容【c6】連接在節點【n7】與節點【n9】之間，電容【c5】連接在開節點【n8】與節點【n10】之間。開關【s29】連接在節點【n9】與共模地之間，開關【s30】連接在節點【n10】與共模地之間。電容【c7】連接在節點【addp1】與節點【n10】之間，【c8】連接在【addn1】與節點【n9】之間。電容【c9】連接在節點【addp2】與節點【n10】之間，【c10】連接在【addn2】與節點【n9】之間。

電路模塊②中，開關【s31】連接在參考電壓【vref】與節點【n11】之間。開關【s32】連接在節點【n11】和共模地或者地之間。電容補償陣列【cc1】連接在節點【n11】與節點【a】之間，【cc2】連接在節點【n11】與節點【b】之間。

電路模塊③中，開關【s33】連接在參考電壓【vref1】與節點【n12】之間，受輸出【y2】控制，開關【s34】連接在參考電壓【vref2】與節點【n12】之間，受輸出【y1】控制。開關【s37】連接節點【n12】與節點【n14】之間，開關【s39】連接在節點【n14】與共模地之間。電容【cb2】連接在節點【n14】與節點【b】之間。開關【s35】連接在參考電壓【vref2】與節點【n13】之間，受輸出【y2】控制。開關【s36】連接在參考電壓【vref1】與節點【n13】之間，受輸出信號【y1】控制。開關【s38】連接在節點【n13】與節點【n15】之間，，開關【s40】連接在節點【n15】與共模地之間。電容【cb1】連接在節點【n15】與節點【a】之間。

電路模塊④中，開關【s47】連接著節點【n16】與共模地，電容【c15】連接在節點【n16】與節點【n19】之間，電容【c16】連接在節點【n16】與節點【n18】之間，開關【s48】連接著節點【n16】和運放【amp4】的負輸入端。開關【s49】連接運放【amp4】的負輸入端與節點【n17】之間，開關【s50】連接在節點【n17】與運放【amp4】的正輸入端之間。電容【c17】連接在節點【n17】與運放【amp4】的輸出端。開關【s41】連接節點【n20】與節點【n18】之間，開關【s42】連接在節點【n19】與節點【n20】之間。開關【s45】連接節點【n18】與節點【f】之間，開關【s46】連接在節點【n19】與節點【e】之間。開關【s43】連接在節點【n20】與節點【n21】之間，開關【s44】連接在節點【n21】與共模地之間。電容【cfb1】連接在節點【n21】與【a】之間，電容【cfb2】連接在節點【n21】與節點【b】之間。

本發明的數字加速計電容檢測電路，需要由外部產生穩定的直流供電電壓和時鐘信號，在經過檢測電路處理之后，加速度信號直接轉換為數字串行信號輸出，在后級的數字電路中完成降采樣和數字濾波，并且可以對結果做數字補償，在經過數字電路的處理與補償之后，后邊可直接到單片機或上位機，由它們將數字信號讀出。作為它們加速度信號的數據源。如圖3所示的電路框圖，其所采用的兩相非重疊時鐘的時序關系如圖4所示。

上述本申請實施例中的技術方案，至少具有如下的技術效果或優點：

本申請中的新的集成檢測電路，通過將敏感結構與sigma-delta調制器結合來解決上述的問題，敏感結構的差分電容被用作sigma-delta調制器的采樣電容；差分電容的變化直接轉換成了sigma-delta環路中的誤差信號，因而這里就不再需要把電壓作為轉換中介；該結構還有另一個好處，前端運放僅僅是一個簡單的集成運放，而不在是需要消耗掉大量功耗的c/v，因此，有效降低了系統的功耗；同時為了解決前端輸入共模得到問題，本申請也提出了一個適當的輸入共模補償反饋電路；所以，解決了現有的加速度計電容檢測電路存在容易受到環境和自身因素影響，且功耗較高，不便于加工的技術問題，進而實現了電路設計合理，不易受到環境和自身的影響，檢測結果準確，且功耗較低的技術效果。

盡管已描述了本發明的優選實施例，但本領域內的技術人員一旦得知了基本創造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權利要求意欲解釋為包括優選實施例以及落入本發明范圍的所有變更和修改。

顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內，則本發明也意圖包含這些改動和變型在內。