產(chǎn)生多路相參模擬信號(hào)的裝置的制作方法

本發(fā)明屬于雷達(dá)信號(hào)處理技術(shù)領(lǐng)域，尤其涉及一種產(chǎn)生多路相參模擬信號(hào)的裝置，可用于雷達(dá)發(fā)射機(jī)。

背景技術(shù)：

相參是指兩個(gè)或兩個(gè)以上的信號(hào)之間有固定的相位關(guān)系，在一些雷達(dá)測(cè)試應(yīng)用中，往往需要產(chǎn)生多路時(shí)間同步或相位相參的射頻或微波信號(hào)。傳統(tǒng)的多路相參信號(hào)產(chǎn)生方法有以下兩種：

1、利用多臺(tái)高性能的信號(hào)源搭建一個(gè)系統(tǒng)，其中一臺(tái)信號(hào)源作為主設(shè)備，提供同步時(shí)鐘和觸發(fā)信號(hào)，其他信號(hào)源作為從設(shè)備，接收主設(shè)備發(fā)生的同步時(shí)鐘和觸發(fā)信號(hào)并產(chǎn)生與主設(shè)備同步的時(shí)鐘信號(hào)。這種利用多臺(tái)信號(hào)源搭建的系統(tǒng)的方法存在的不足是，每多產(chǎn)生一路相參信號(hào)，則需要多一臺(tái)信號(hào)源，當(dāng)需要產(chǎn)生幾十路甚至幾百路相參信號(hào)時(shí)，該方法已經(jīng)不能適用。

2、基于中頻采樣定理，采用多路數(shù)控振蕩器nco并行工作的高速信號(hào)發(fā)生器的方案，利用現(xiàn)場(chǎng)可編程門陣列fpga完成高速數(shù)字信號(hào)產(chǎn)生部分，利用高性能數(shù)模轉(zhuǎn)換芯片完成模擬輸出部分。fpga產(chǎn)生同步信號(hào)及數(shù)據(jù)，經(jīng)過(guò)多個(gè)數(shù)模轉(zhuǎn)換芯片后便能產(chǎn)生多路相參的模擬信號(hào)。根據(jù)采樣定理，該方法輸出的信號(hào)頻率受限于fpga的內(nèi)部時(shí)鐘頻率，因此該方法適用于產(chǎn)生的模擬信號(hào)頻率在幾十兆赫茲以內(nèi)的情況，當(dāng)需求信號(hào)頻率為上百兆赫茲的情況時(shí)，該方法便不能滿足要求。

四川成都聯(lián)幫微波通信工程有限公司提的專利申請(qǐng)“多路相參信號(hào)頻率合成器”(專利申請(qǐng)cn201220383269.9公開號(hào)cn202679346b)公開了多路相參信號(hào)頻率合成器。該專利申請(qǐng)所公開的多路相參頻率合成器包括pc機(jī)、母板、控制電路、直接數(shù)字頻率合成dds電路、晶振、鎖相環(huán)pll、16路混頻器和延遲電路，所述控制電路包括一個(gè)主控制器和三個(gè)從控制器，所述dds電路包一個(gè)主dds和三個(gè)從dds，其中主dds與主控制器相連，三個(gè)從dds與三個(gè)從控制器相連，獲取控制電路輸出的控制信號(hào)，所述pll產(chǎn)生兩種信號(hào)，分別作為16路混頻器的本振信號(hào)和中頻信號(hào)，主dds和主控制器同時(shí)控制從dds的時(shí)鐘，從而使四個(gè)4路dds產(chǎn)生高分辨率、低相噪、幅度相位一致性信號(hào)，控制電路通過(guò)母板獲取pc機(jī)的控制信號(hào)，補(bǔ)償dds電路中各個(gè)通道的相位、幅度差值。

該專利公開的多路相參信號(hào)頻率控制器存在的不足是，首先，該方法選用的dds芯片僅能實(shí)現(xiàn)波形頻率上的捷變，輸出波形單一，不能適用于輸出非線性調(diào)頻信號(hào)、雜波信號(hào)等復(fù)雜波形的情況；其次，該方法采用的dds芯片ad9959內(nèi)部采樣頻率最高僅為500mhz，輸出波形頻率分辨率較低，頻帶窄；最后，該方法采用的相參技術(shù)是利用四塊控制器分別控制四路dds芯片，控制電路復(fù)雜且拓展性不強(qiáng)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于針對(duì)上述已有技術(shù)的不足，提出一種產(chǎn)生多路相參模擬信號(hào)的裝置，以增加輸出信號(hào)的種類，提高輸出信號(hào)的頻帶寬度，拓展信號(hào)模擬器的應(yīng)用范圍。

為實(shí)現(xiàn)上述目的，本發(fā)明產(chǎn)生多路相參模擬信號(hào)的裝置，包括外部信號(hào)源、模擬功分器、960m頻率源、信號(hào)產(chǎn)生器和數(shù)字功分器，其特征在于：

所述信號(hào)產(chǎn)生器包括：依次相連的基帶數(shù)據(jù)產(chǎn)生電路、控制電路、正交數(shù)字上變頻qduc電路和濾波電路；

數(shù)字功分器跨接在控制電路和qduc電路之間，形成同步信號(hào)的反饋電路；

模擬功分器與控制電路的輸入端相連，用于接收配置時(shí)鐘；

960m頻率源與qduc電路的輸入端相連，用于接收參考時(shí)鐘。

上述裝置，其特征在于數(shù)字功分器包括功分電路和電源電路；

所述功分電路，其輸入端與qduc電路相連，用于產(chǎn)生多路同步信號(hào)；其輸出端與控制電路相連相連，用于發(fā)送相參的同步信號(hào)；

所述電源電路，其功分電路相連，用于為功分電路提供工作電壓。

上述的裝置，其特征在于基帶數(shù)據(jù)產(chǎn)生電路包括1個(gè)第一可編程邏輯陣列fpga1，1個(gè)ddr3存儲(chǔ)器，1個(gè)第一光纖接收器和10個(gè)光纖發(fā)送器；

所述fpga1與ddr3雙向連接，用于緩存接收和發(fā)送的數(shù)據(jù)、控制ddr3的存儲(chǔ)與讀取和控制數(shù)據(jù)的接收和發(fā)送；

所述第一光纖接收器與fpga連接，用于接收外部設(shè)備發(fā)送的基帶數(shù)據(jù)；

所述10個(gè)光纖發(fā)送器與fpga連接，用于發(fā)送ddr3存儲(chǔ)的數(shù)據(jù)。

上述的裝置，其特征在于控制電路包括1個(gè)第二可編程邏輯陣列fpga2，2個(gè)四功分器和1個(gè)第二光纖接收器；

所述fpga2與第二光纖收發(fā)器雙向連接，用于接收基帶數(shù)據(jù)和控制數(shù)據(jù)的發(fā)送；

所述2個(gè)四功分器，其均與qduc電路的輸入端相連，用于為qduc電路提供參考時(shí)鐘和同步信號(hào)。

上述的裝置，其特征在于正交數(shù)字上變頻qduc電路包括一個(gè)主qduc芯片和三個(gè)從qduc芯片；

所述主qduc芯片與數(shù)字功分器的輸入端相連，用于發(fā)送同步信號(hào)；

所述主qduc芯片和三個(gè)從qdcu芯片均與控制電路連接，用于接收基帶數(shù)據(jù)、控制信號(hào)和同步信號(hào)。

上述的裝置，其特征在于濾波電路包括4個(gè)低通濾波器lpf，其分別與qduc電路內(nèi)的4個(gè)qduc芯片對(duì)應(yīng)連接，用于獲得純凈的信號(hào)。

上述的裝置，其特征在于960m頻率源包括：依次相連的倍頻電路、功率放大電路和帶通濾波電路，用于產(chǎn)生頻率為960mhz、功率為17dbm的正弦信號(hào)。

上述的裝置，其特征在于所述外部信號(hào)源與模擬功分器的輸入端相連，用于產(chǎn)生兩路頻率為16mhz、功率為10dbm、初相為0的正弦波。

本發(fā)明與現(xiàn)有技術(shù)相比具有如下的優(yōu)點(diǎn)：

第一，本發(fā)明采用正交數(shù)字上變頻芯片qduc芯片，不僅可以輸出線性調(diào)頻信號(hào)、正弦信號(hào)等規(guī)則的信號(hào)，而且能輸出非線性調(diào)頻信號(hào)、雜波信號(hào)等不規(guī)則的信號(hào)，輸出信號(hào)種類多，頻帶范圍寬；

第二，本發(fā)明采用模擬功分器、數(shù)字功分器和960m頻率源，為多片qduc提供相參的參考時(shí)鐘和同步信號(hào)，可實(shí)現(xiàn)輸出多路相參的模擬信號(hào)，擴(kuò)展性極強(qiáng)。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是本發(fā)明實(shí)施例的整體結(jié)構(gòu)框圖；

圖2是本發(fā)明實(shí)施中信號(hào)發(fā)生器的結(jié)構(gòu)框圖；

圖3是本發(fā)明實(shí)施例中960m頻率源的結(jié)構(gòu)框圖；

圖4是本發(fā)明實(shí)施例的整體原理結(jié)構(gòu)框圖；

圖5是本發(fā)明實(shí)施例中信號(hào)產(chǎn)生器的基帶數(shù)據(jù)格式示意圖。

具體實(shí)施方式：

下面將結(jié)合本發(fā)明實(shí)施例中的附圖對(duì)本發(fā)明進(jìn)一步說(shuō)明。

參見(jiàn)圖1，本實(shí)施例的多路相參模擬信號(hào)的裝置，包括外部信號(hào)源1、模擬功分器2、960m頻率源3、信號(hào)產(chǎn)生器4和數(shù)字功分器5，所述外部信號(hào)源1與模擬功分器2相連，用于產(chǎn)生兩路頻率為16mhz、功率為10dbm、初相為0的正弦波，其中一路送往960m頻率源3，以產(chǎn)生十路相參的頻率為960mhz、功率為1dbm、初相為0的正弦波信號(hào)；另一路送往信號(hào)產(chǎn)生器4，完成對(duì)信號(hào)產(chǎn)生器4中的寄存器配置。所述數(shù)字功分器5與信號(hào)產(chǎn)生器4雙向連接，該信號(hào)產(chǎn)生器4向數(shù)據(jù)功分器5輸入一路同步信號(hào)，數(shù)據(jù)功分器5經(jīng)過(guò)功分后輸出十路同步信號(hào)，該十路同步信號(hào)中的任意一路送往信號(hào)產(chǎn)生器4，用于同步信號(hào)產(chǎn)生器4輸出的多路模擬信號(hào)。

參見(jiàn)圖2和圖4，所述的信號(hào)產(chǎn)生器4包括基帶數(shù)據(jù)產(chǎn)生電路41、控制電路42、正交數(shù)字上變頻qduc電路43和濾波電路44，這些電路依次相連，用于實(shí)現(xiàn)輸出多路相參的模擬信號(hào)。其中：

所述基帶數(shù)據(jù)產(chǎn)生電路41包括第一可編程邏輯陣列fpga1、一個(gè)存儲(chǔ)器ddr3、一個(gè)第一光纖接收器和十個(gè)光纖發(fā)送器，其中第一光纖接收器接收外部設(shè)備發(fā)送過(guò)來(lái)的基帶數(shù)據(jù)，經(jīng)過(guò)第一可編程邏輯陣列fpga1緩存后，存入ddr3存儲(chǔ)器內(nèi)，當(dāng)ddr3接收到發(fā)送數(shù)據(jù)指令時(shí)，第一可編程邏輯陣列fpga1把ddr3的數(shù)據(jù)分成十路完全一樣的基帶數(shù)據(jù)分別通過(guò)十個(gè)光纖收發(fā)器送至控制電路42。該基帶數(shù)據(jù)如圖5所述，其包括幀頭、報(bào)文、數(shù)據(jù)和幀尾四個(gè)部分，該幀頭和幀尾部分均為8個(gè)16位的二進(jìn)制數(shù)，報(bào)文為24個(gè)16位的二進(jìn)制數(shù)，數(shù)據(jù)部分為16位的二進(jìn)制數(shù)，數(shù)據(jù)部分的數(shù)據(jù)量n與報(bào)文中第18位二進(jìn)制數(shù)所表示的數(shù)值保持一致。

所述正交數(shù)字上變頻qduc電路43包括一個(gè)主qduc芯片和三個(gè)從qduc芯片，該主qduc芯片與數(shù)字功分器相連，用于輸出十路相參的同步信號(hào)，該3個(gè)從qduc芯片接收同步信號(hào)，用于實(shí)現(xiàn)多片qduc芯片輸出相參模擬信號(hào)。

所述控制電路42包括一個(gè)第二可編程邏輯陣列fpga2、兩個(gè)四功分器和一個(gè)第二光纖接收器，該第二光纖接收器與基帶產(chǎn)生電路41的十個(gè)光纖發(fā)送器中的任意一個(gè)連接，用于接收基帶數(shù)據(jù)，并把基帶數(shù)據(jù)送往第二可編程邏輯陣列fpga2；該兩個(gè)四功分器中的第一個(gè)功分器四功分器a用于把參考時(shí)鐘分成四路，分別送往正交數(shù)字上變頻qduc電路43的四片qduc芯片，為該四片qduc芯片提供相參的參考時(shí)鐘，該兩個(gè)四功分器中的第二個(gè)功分器四功分器b用于把同步信號(hào)分成四路，分別送往正交數(shù)字上變頻qduc電路43的四片qduc芯片，為該四片qduc芯片提供相參的同步時(shí)鐘；該第二可編程邏輯陣列fpga2選用ep4cgx30cf23i7型號(hào)，對(duì)接收到的基帶數(shù)據(jù)依次進(jìn)行幀頭檢測(cè)、報(bào)文解碼、數(shù)據(jù)分組和幀尾檢測(cè)處理，當(dāng)檢測(cè)到幀頭和幀尾完全正確時(shí)，表示該幀基帶數(shù)據(jù)傳輸正確，并同時(shí)對(duì)四片qduc芯片進(jìn)行同步配置，當(dāng)檢測(cè)幀頭或幀尾有錯(cuò)時(shí)，表示該幀數(shù)據(jù)無(wú)效，并同時(shí)丟棄該幀數(shù)據(jù)。控制電路42和qduc電路43之間跨接數(shù)字功分器5，形成同步信號(hào)的反饋電路；

所述濾波電路44包括四個(gè)完全一樣的低通濾波器lpf，分別與主qduc芯片和3個(gè)從qduc芯片相連，用于濾除高頻雜波信號(hào)，提升所需模擬信號(hào)的性能。

參見(jiàn)圖3，所述的960m頻率源3包括倍頻電路31、功分放大電路32和帶通濾波電路33，這些電路依次相連，用于產(chǎn)生十路頻率為960mhz、功率為1dbm的正弦信號(hào)，該十路信號(hào)中的任意一路送往信號(hào)產(chǎn)生器4，作為信號(hào)產(chǎn)生器4內(nèi)四個(gè)qduc芯片的參考時(shí)鐘。

參照?qǐng)D1和圖4，本實(shí)施例的工作原理如下：

外部信號(hào)源1提供頻率為16mhz、功率為13dbm、初相為0的正弦波，給模擬功分器2；模擬功分器2接收到外部信號(hào)源1提供的信號(hào)后，輸出兩路頻率為16mhz、功率為10dbm、初相為0的正弦波，其中一路送給960m頻率源3，另一路送給第一可編程邏輯陣列fpga1；fpga1接收外部設(shè)備提供的基帶數(shù)據(jù)和模擬功分器2輸出的16mhz信號(hào)，把基帶數(shù)據(jù)緩存于存儲(chǔ)器ddr3中，利用該16mhz信號(hào)產(chǎn)生數(shù)據(jù)控制信號(hào)，周期性地把基帶數(shù)據(jù)和控制信號(hào)送往控制電路中的第二可編程邏輯陣列fpga2；fpga2接收到基帶數(shù)據(jù)和控制信號(hào)后，依次對(duì)基帶數(shù)據(jù)進(jìn)行緩存和檢測(cè)處理，提取出報(bào)文蘊(yùn)含的配置信息，結(jié)合fpga1發(fā)送過(guò)來(lái)的控制信號(hào)，完成對(duì)主qduc芯片和3片從qduc芯片的配置，其中fpga2發(fā)送的寄存器更新信號(hào)io_update需要同時(shí)送給主qduc芯片和3片從qduc芯片，以保證四片qduc芯片輸出相參的波形；主qduc芯片輸出同步信號(hào)syn_in給數(shù)字功分器5，數(shù)字功分器5把同步信號(hào)syn_in分成10路，該10路同步信號(hào)中的任意一路信號(hào)送給第二功分器四功分器b，產(chǎn)生四路相參的同步信號(hào)syn_in分別送給主qduc和3片從qduc；960m頻率源3輸出10路相參的960mhz正弦波，該10路參考時(shí)鐘中的任意一路信號(hào)送給第一功分器四功分器a，產(chǎn)生四路相參的參考時(shí)鐘ref_clk，分別送給主qduc芯片和3片從qduc芯片；主qduc芯片和3片從qduc芯片接收f(shuō)pga2送來(lái)的基帶數(shù)據(jù)，進(jìn)行數(shù)字上變頻處理，各輸出一路用戶所需求的中頻信號(hào)，經(jīng)過(guò)低通濾波器lpf之后，最終輸出用戶所需要的多路相參模擬信號(hào)。

以上所述，僅為本發(fā)明的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。