一種基于FPGA架構的衛星導航抗干擾電路的制作方法

本發明涉及衛星導航抗干擾天線，具體涉及一種基于fpga架構的衛星導航抗干擾電路。

背景技術：

“北斗二號”是我國自行研制的衛星導航系統，該系統能夠向用戶提供高精度的導航、定位和授時服務。北斗b3頻點的衛星信號在軍用領域得到更加廣泛的應用。但由于衛星信號功率非常微弱，極易受到各種潛在的有意或者無意的干擾，從而影響其導航、定位和授時的精確性，因此衛星導航系統抗干擾技術成為必需解決的問題，以往抗干擾電路均采用基于fpga和arm或雙fpga的框架實現對衛星信號的抗干擾處理，存在pcb板面積大、成本高、功耗高等缺點，為了實現小型化、低功耗、提高通用性等目的，特此研究基于fpga架構的衛星導航抗干擾電路。

技術實現要素：

鑒于現有技術的現狀及發展需要，本發明提供一種基于fpga架構的衛星導航抗干擾電路。該電路為基于fpga硬件平臺的北斗b3頻點的數字抗干擾單元設計，用于一種衛星導航抗干擾天線。

本發明為實現上述目的，所采取的技術方案是：一種基于fpga架構的衛星導航抗干擾電路，其特征在于：包括四路ad前端匹配電路、ad轉換器及外圍配置電路、fpga、flash存儲器、rs232電平轉換電路、da轉換器和時鐘電路，其中四路ad前端匹配電路與ad轉換器及外圍配置電路連接，ad轉換器及外圍配置電路與fpga連接，fpga分別與flash存儲器、rs232電平轉換電路、da轉換器連接，時鐘電路分別與ad轉換器及外圍配置電路、fpga連接。

衛星導航抗干擾電路接收四路46.52mhz的中頻信號，經過一個ad轉換器將模擬信號轉換為數字信號，數字信號以串行數據形式送給fpga，fpga實現對北斗衛星信號的抗干擾處理，再將處理后的數據通過fpga轉換器轉換成模擬信號輸出。本設計可與衛星導航抗干擾天線的其他射頻模塊組合一起對抗來自三個方向的壓制性干擾。

本發明的特點是：與衛星導航抗干擾天線的其他射頻模塊組合一起對抗來自三個方向的壓制性干擾。具有體積小，功耗低、通用性強等特點，可以適應多種型號四陣元抗干擾天線的需求。數字抗干擾電路采取單fpga、單ad的方案，不僅節約了資源，降低了成本，而且減少了電路板布板的壓力，為衛星導航抗干擾天線的結構設計留出了較大的空間。處理器選擇市面上主流的fpga芯片，滿足了小型化抗干擾天線的需求，又降低了開發難度。

附圖說明

圖1為本發明的核心電路連接框圖；

圖2為圖1中ad前端匹配電路原理圖；

圖3為圖1中ad轉換器及外圍配置電路原理圖；

圖4為圖1中時鐘電路原理圖。

具體實施方式

以下結合附圖對本發明作進一步說明。

參照圖1，基于fpga架構的衛星導航抗干擾電路包括四路ad前端匹配電路、ad轉換器及外圍配置電路、fpga、flash存儲器、rs232電平轉換電路、da轉換器和時鐘電路，其中四路ad前端匹配電路與ad轉換器及外圍配置電路連接，ad轉換器及外圍配置電路與fpga連接，fpga分別與flash存儲器、rs232電平轉換電路、da轉換器連接，時鐘電路分別與ad轉換器及外圍配置電路、fpga連接。

參照圖2，ad前端匹配電路具體連接為：射頻接口tp1同時與電阻r31和電容c47的一端連接，電阻r31另一端接地；電容c47另一端與變壓器n1的5腳連接，變壓器n1的4腳接地；變壓器n1的2腳同時與電容c53和電阻r40的一端連接，電容c53另一端接地；電阻r40另一端接電容c54的一端，同時與ad轉換器及外圍配置電路的網絡ad1_vcm連接，電容c54另一端接地；變壓器n1的1腳與電阻r28的一端連接，電阻r28另一端與電容c50和電容c52的一端連接，同時與ad轉換器及外圍配置電路的網絡ad1_vina_p連接，電容c50另一端接地；變壓器n1的第3引腳與電阻r30連接；電阻r30另一端與電容c51的一端和電容c52的另一端連接，同時與ad轉換器及外圍配置電路的網絡ad1_vina_n連接，電容c51另一端接地。

參照圖3，ad轉換器及外圍配置電路具體連接為：該電路采用型號為xc7k160t-2ffg676i的fpga芯片d6，采用型號為ad9653bcpz-125的ad轉換器d12，ad轉換器d12的5腳、6腳分別與時鐘電路的網絡ad1_clk_n、ad1_clk_p連接，并且5腳、6腳之間接電阻r67；ad轉換器d12的35腳、36腳分別與ad前端匹配電路的網絡ad1_vina_n、ad1_vina_p連接；ad轉換器d12的38腳、37引腳分別與ad前端匹配電路的網絡ad1_vinb_n、ad1_vinb_p連接；ad轉換器d12的47腳、48引腳分別與ad前端匹配電路的網絡ad1_vinc_n、ad1_vinc_p連接；ad轉換器d12的2腳、1引腳分別與ad前端匹配電路的網絡ad1_vind_n、ad1_vind_p連接；ad轉換器d12的43腳分別與ad前端匹配電路的網絡ad1_vcm連接，同時接到電容c99的一端，電容c99的另一端接地；ad轉換器d12的40腳與電阻r61的一端連接，電阻r61另一端接地；ad轉換器d12的41腳與電阻r66的一端連接，電阻r66的另一端接地；ad轉換器d12的42腳同時與電容c98和電容c102的一端連接，電容c98的另一端接地，電容c102另一端接地；ad轉換器d12的32腳與電阻r63的一端連接，電阻r63的另一端接到電源電壓+1.8va_ad1上；ad轉換器d12的30腳與fpga芯片d6的ad10引腳連接；ad轉換器d12的31腳與電阻r64的一端連接，電阻r64的另一端接到模擬電壓+1.8va上；ad轉換器d12的33腳與電阻r62一端連接，電阻r62另一端接地；ad轉換器d12的44腳懸空；ad轉換器d12的20腳與fpga芯片d6的y8引腳連接；ad轉換器d12的19腳與fpga芯片d6的y7引腳連接；ad轉換器d12的18腳與fpga芯片d6的v11引腳連接；ad轉換器d12的17腳與fpga芯片d6的w11引腳連接；ad轉換器d12的12腳與fpga芯片d6的ab12引腳連接；ad轉換器d12的11腳與fpga芯片d6的ac12引腳連接；ad轉換器d12的10腳與fpga芯片d6的ac13引腳連接；ad轉換器d12的9腳與fpga芯片d6的ad13引腳連接；ad轉換器d12的16腳與fpga芯片d6的y11引腳連接；ad轉換器d12的15腳與fpga芯片d6的y10引腳連接；ad轉換器d12的14腳與fpga芯片d6的aa13引腳連接；ad轉換器d12的13腳與fpga芯片d6的aa12引腳連接；ad轉換器d12的24腳與fpga芯片d6的v8引腳連接；ad轉換器d12的23腳與fpga芯片d6的v7引腳連接；ad轉換器d12的22腳與fpga芯片d6的v9引腳連接；ad轉換器d12的21腳與fpga芯片d6的w8引腳連接；ad轉換器d12的28腳與fpga芯片d6的ab7引腳連接；ad轉換器d12的27腳與fpga芯片d6的ac7引腳連接；ad轉換器d12的26腳與fpga芯片d6的ac8引腳連接；ad轉換器d12的25腳與fpga芯片d6的ad8引腳連接；ad轉換器d12的3腳、4腳、7腳、34腳、39腳、45腳、46腳與模擬電壓+1.8v連接；ad轉換器d12的8腳、29腳與數字電壓+1.8vd連接；ad轉換器d12的0腳(即芯片底部裸露焊盤)接地。

參照圖4，時鐘電路采用型號為sn74avc1t45drlr的總線收發器d17，采用型號為cdcvd1204rgttd的時鐘緩沖器d18，總線收發器d17的1腳、5腳、6腳均接到電源電壓+2.5va上；芯片d17的2腳接地；總線收發器d17的3腳與射頻接口tp20連接；總線收發器d17的4腳與電阻r10的一端連接；電阻r10的另一端與時鐘緩沖器d18的6腳連接；時鐘緩沖器d18的5腳接到電源電壓+2.5va上，同時5腳與電阻r13的一端連接，電阻r13的另一端同時與電阻r5的一端和時鐘緩沖器d18的7腳連接，電阻r5另一端接地；時鐘緩沖器d18的3腳與電阻r12的一端連接，電阻r12另一端接地；時鐘緩沖器d18的4腳與電阻r17的一端連接，電阻r17的另一端接地；時鐘緩沖器d18的8腳與電容c24的一端連接，電容c24的另一端接地；時鐘緩沖器d18的1腳和2腳均接地；芯片d18的第9、第10引腳分別與ad轉換器及外圍配置電路的網絡ad1_clk_p、ad1_clk_n連接；時鐘緩沖器d18的13腳、14腳分別與ad轉換器及外圍配置電路的網絡fpga_clk_p、fpga_clk_n連接；時鐘緩沖器d18的11腳、12腳、15腳、16腳懸空；時鐘緩沖器d18底部裸露焊盤接地。

如圖1所示，衛星導航抗干擾電路接收46.52mhz的中頻信號，能夠抗來自三個方向的壓制性干擾。本發明的ad轉換器選用四通道、分辨率為16位的串行ad轉換器，型號為ad9653bcpz-125；fpga選用xilinx公司kintex-7系列型號為xc7k160t-2ffg676i的芯片。抗干擾算法主要通過fpga來實現；da轉換器選用ad公司型號為ad9707bcpz的芯片，將經過抗干擾算法處理的數字信號轉換為模擬信號后輸出，flash存儲器選用型號為pc28f00ap30bf的芯片。

如圖2、圖3所示，模擬信號由外部輸入，經過型號為tc1-1tx+的變壓器將單端中頻信號轉變為差分信號。圖2為一路模擬信號的ad前端匹配電路，其它三個通道原理相同。差分信號經過匹配網絡接到ad轉換器上，ad轉換器將信號模數轉換后輸出串行差分數據送給fpga處理。

如圖4所示，時鐘電路外部輸入ttl電平的62mhz時鐘信號，經過時鐘緩沖器cdclvd1204rgtt分成兩路差分時鐘信號，一路差分信號與ad轉換器連接，為其提供采樣時鐘；另一路差分信號與fpga連接，為其提供工作時鐘。