高速并行信號處理系統及其處理方法與流程

文檔序號：12359643閱讀：973來源：國知局

本發明涉及高速數據采集及信號預處理技術領域，具體涉及一種以FPGA為開發平臺的高速并行信號處理系統及其處理方法。

背景技術：

對現有技術進行了國內外數據庫的檢索，授權專利CN105279136A“基于多核DSP多路信號的實時并行頻域分析方法與系統”，公開日期2016年1月27日，介紹了以多核DSP為平臺實現多路信號的實時并行處理方法，該方法能夠實現信號的并行處理，但是在信號帶寬需求增大的情況下，需要更多的DSP核，而DSP成本高，并且單個核仍然為串行工作方式，在高速率大帶寬條件下不能滿足需求，低于本發明所能達到的范圍；

對現有技術進行了國內外數據庫的檢索，授權專利CN105048966A“一種千兆赫茲高速采樣信號的多相數字下變頻方法”，公開日期2015年11月11日，介紹了高速采樣信號多相分解為多個低采樣率的子信號序列，再進行正交混頻和多相濾波處理的方法，該方法降低了高速采樣信號正交數字下變頻處理的復雜度。但對高速采樣信號進行多相分解時，需要較為復雜的控制邏輯，并且該方法更適用于高倍抽取需求，而對普通正交采樣的2倍抽取，其多相分解只分成2組，復雜效用改善并不明顯。

對現有技術進行了國內外數據庫的檢索，授權專利CN104954061A“一種高速采樣低速處理系統及方法”，公開日期2015年09月30日，介紹了高速采樣速率轉換為低速采樣速率，并且運用了特定正交混頻機理，使得信號的采樣數率降低一半，達到降低信號速率的目的。但該方法的采樣速度最高只能達到200MHz，高于此頻率時會給處理帶來壓力，并無并行處理等解決措施。

以上方法在高達GHz采樣及后續信號處理方法上都存在不足部分，需要一種高達GHz采樣、并有合適的接收裝置來實時處理大量的采樣數據，同時不會給硬件平臺帶來更多成本及復雜程度。

為了獲得高的距離分辨率和作用距離，高分辨雷達面臨著大帶寬信號采集和實時處理問題。隨著信號時寬帶寬積的提高，對采樣頻率和信號處理速度提出了較高的要求，運算量及資源需求隨之增加，傳統的結構很難進行實時處理，已經不能滿足當下需求。

技術實現要素：

本發明提供一種高速并行信號處理系統及其處理方法，實現了大時寬帶寬信號的高精度、高速率采樣，實現了對高速、大量數據的并行處理。

為實現上述目的，本發明提供一種高速并行信號處理系統，其特點是，該系統包含：

高速并行采樣模塊，其接收并采樣回波信號；

降采樣免混頻優化模塊，其接收高速并行采樣模塊采樣的回波信號，對回波信號進行降采樣和正交混頻獲取采樣信號；

多相濾波優化模塊，其接收降采樣免混頻優化模塊輸出的采樣信號，抽取為奇、偶兩組，分別進行濾波后進行點對點相加；

頻域分塊并行脈沖壓縮模塊，其接收多相濾波優化模塊處理后的采樣信號，先對信號進行分塊，再并行進行快速傅里葉變換和復乘處理后點對點相加，最后進行離散傅里葉逆變換，完成分塊并行脈沖壓縮。

上述的降采樣免混頻優化模塊包含：

數據合并模塊，其輸入端連接高速并行采樣模塊，接收采樣的回波信號進行數據合并；

正交混頻模塊，其輸入端連接數據合并模塊，對數據合并后得到的采樣信號進行正交混頻；

兩倍降采樣模塊，其輸入端連接正交混頻模塊，對完成正交混頻的采樣信號進行兩倍降采樣。

上述的多相濾波優化模塊包含：

數據分組模塊，其輸入端接收降采樣免混頻優化模塊的輸出，對經過降采樣免混頻優化模塊處理的采樣信號進行數據分塊，分為奇、偶兩組；

并行FIR濾波模塊，其輸入端連接數據分組模塊，并行對數據分塊得的兩組采樣信號進行FIR濾波；

第一點對點相加模塊，其輸入端連接并行FIR濾波模塊，對經過濾波的兩組采樣信號進行點對點相加。

上述的頻域分塊并行脈沖壓縮模塊包含：

數據分塊模塊，其輸入端接收多相濾波優化模塊的輸出，將多相濾波優化模塊輸出的采樣信號分塊成兩組；

并行快速傅里葉變換模塊，其接收數據分塊模塊分塊的兩組采樣信號，并行進行快速傅里葉變換；

并行復乘模塊，其接收并行快速傅里葉變換模塊的輸出，并行對兩組采樣信號進行復乘；

第二點對點相加模塊，其接收并行復乘模塊的輸出，對分塊的兩組采樣信號進行點對點相加；

離散傅里葉逆變換模塊，其接收第二點對點相加模塊的輸出，對相加后的采樣信號進行離散傅里葉逆變換。

上述的高速并行采樣模塊采用ADC采樣芯片。

上述的降采樣免混頻優化模塊、多相濾波優化模塊和頻域分塊并行脈沖壓縮模塊組合于FPGA處理芯片。

一種上述的高速并行信號處理系統的處理方法，其特點是，該處理方法包含：

高速并行采樣模塊高速采樣回波信號；

降采樣免混頻優化模塊對回波信號進行數據合并、正交混頻和降采樣處理，獲取采樣信號；

多相濾波優化模塊對采樣信號進行數據分塊，分為奇、偶兩組，并行進行FIR濾波后點對點相加；

頻域分塊并行脈沖壓縮模塊先對多相濾波后的信號進行分塊成兩組，兩組采樣信號并行進行快速傅里葉變換和復乘處理后點對點相加，最后進行離散傅里葉逆變換，完成分塊并行脈沖壓縮。

上述降采樣免混頻優化模塊對回波信號的處理方法包含：

數據合并模塊接收高速并行采樣模塊采樣的回波信號進行數據合并；

正交混頻模塊對數據合并模塊數據合并后得到的采樣信號進行正交混頻；

兩倍降采樣模塊對完成正交混頻的采樣信號進行兩倍降采樣。

上述多相濾波優化模塊對采樣信號的處理方法包含：

數據分組模塊對經過降采樣免混頻優化模塊處理的采樣信號進行數據分塊，分為奇、偶兩組；

并行FIR濾波模塊對數據分塊得到的兩組采樣信號并行進行FIR濾波；

第一點對點相加模塊對經過FIR濾波的兩組采樣信號進行點對點相加。

上述頻域分塊并行脈沖壓縮模塊對采樣信號的處理方法包含：

數據分塊模塊接收多相濾波優化模塊輸出的采樣信號，對采樣信號進行分塊分成兩組；

并行快速傅里葉變換模塊對兩組采樣信號并行進行快速傅里葉變換；

并行復乘模塊并行對兩組采樣信號進行復乘：

第二點對點相加模塊對分塊的兩組采樣信號進行點對點相加；

離散傅里葉逆變換模塊對相加后的采樣信號進行離散傅里葉逆變換。

本發明高速并行信號處理系統及其處理方法和現有技術相比，其優點在于，本發明通過對ADC采樣芯片及信號處理FPGA芯片的選型，搭建信號并行采樣模式，對信號進行并行采樣，實現了大時寬帶寬信號的高精度、高速率采樣；

本發明通過對數字下變頻、多相濾波及脈沖壓縮等信號預處理方法的組合與優化，形成以高速并行采樣結構、降采樣免混頻優化結構、多相濾波優化結構，實現了對高速、大量數據的并行處理；

本發明頻域分塊脈沖壓縮結構的處理方法保證脈壓有效輸出點的同時，以優化的結構特點節約了硬件存儲資源及乘法器資源等，減少了計算冗余和計算量，提高了整個運算的效率，達到大帶寬信號實時處理的目的。

附圖說明

圖1為本發明高速并行信號處理系統的總體結構示意框圖；

圖2是本發明ADC并行采樣與FPGA連接關系示意圖；

圖3是本發明四通道ADC采樣時序圖；

圖4是本發明四通道數據正交混頻過程示意圖；

圖5是本發明多相濾波器濾波優化模塊的示意圖；

圖6是本發明并行正交混頻優化模塊的示意圖；

圖7是本發明頻域并行分塊脈壓過程示意圖。

具體實施方式

以下結合幅圖，進一步說明本發明的具體實施例。

為了獲得高的距離分辨率和作用距離，高分辨雷達面臨著大帶寬信號采集和實時處理問題。隨著信號時寬帶寬積的提高，對采樣頻率和信號處理速度提出了較高的要求，運算量及資源需求隨之增加，傳統的結構很難進行實時處理，已經不能滿足當下需求。本專利提出的高速并行信號處理系統能夠有效的解決這一問題。

本發明基于對信號采樣定理及信號預處理結構的分析，通過選型ADC采樣芯片及FPGA處理芯片，將高速采樣、數字正交下變頻、多相濾波以及脈沖壓縮等預處理方法進行組合處理，在結構上進一步優化，形成并行采樣及并行實時處理結構，實現基于FPGA的高速并行信號處理系統。整個并行處理系統包括高速并行采樣結構、降采樣免混頻優化結構、多相濾波優化結構以及頻域分塊并行脈沖壓縮結構。

如圖1所示，為一種基于FPGA的高速并行信號處理系統的實施例，主要實現對500MH帶寬的回波進行1.2GHz高速采樣、采樣后數據的并行處理。根據采樣定理、正交混頻模式以及多相濾波原理，結合并行AD采樣特點，對信號預處理步驟進行優化與整合，設計出高速信號并行處理方法。該高速并行信號處理系統包含：高速并行采樣模塊110，連接高速并行采樣模塊110輸出端的降采樣免混頻優化模塊120、連接降采樣免混頻優化模塊120輸出端的多相濾波優化模塊130、連接多相濾波優化模塊130輸出端的頻域分塊并行脈沖壓縮模塊140。

其中，高速并行采樣模塊110采用ADC芯片作為并行采樣模塊采樣芯片。降采樣免混頻優化模塊120、多相濾波優化模塊130、頻域分塊并行脈沖壓縮模塊140組合于FPGA處理芯片。

高速并行采樣模塊110包含采樣模塊111，用于接收并采樣回波信號。

降采樣免混頻優化模塊120用于接收高速并行采樣模塊110采樣的回波信號，對回波信號進行降采樣和正交混頻獲取采樣信號。降采樣免混頻優化模塊120包含：數據合并模塊121、正交混頻模塊122、兩倍降采樣模塊123。

數據合并模塊121輸入端連接高速并行采樣模塊110，接收采樣的回波信號進行數據合并。

數據合并包含：由于高速并行采樣模塊110(ADC芯片)輸出模式是DDR模式，在隨路時鐘的上升沿和下降沿各輸出采樣數據。本專利中ADC芯片輸出4通道數據，每通道2路，即共8路數據。數據合并是指：在FPGA處理芯片中，通過4個IDDR對此8路數據進行收數，每個IDDR在上升沿和下降沿分別采數，將上升沿和下降沿的數據合成一個通道數據，最終形成4通道數據，為正交混頻模塊提供數據源。

正交混頻模塊122輸入端連接數據合并模塊121，對數據合并模塊121數據合并后得到的采樣信號進行正交混頻。

兩倍降采樣(抽取)模塊123輸入端連接正交混頻模塊122，對完成正交混頻的采樣信號進行兩倍降采樣。

多相濾波優化模塊130用于接收降采樣免混頻優化模塊120輸出的采樣信號，抽取為奇、偶兩組，分別進行濾波后進行點對點相加。多相濾波優化模塊130包含數據分組模塊131、并行FIR濾波模塊132、第一點對點相加模塊133。

數據分組模塊131輸入端接收降采樣免混頻優化模塊120的兩倍降采樣(抽取)模塊123輸出，對經過降采樣免混頻優化模塊120處理的采樣信號進行數據分塊，分為奇、偶兩組。

并行FIR濾波模塊132輸入端連接數據分組模塊131，并行對數據分塊得的兩組采樣信號進行FIR(有限長單位沖激響應)濾波。

第一點對點相加模塊133輸入端連接并行FIR濾波模塊132，對經過濾波的兩組采樣信號進行點對點相加。

頻域分塊并行脈沖壓縮模塊140用于接收多相濾波優化模塊130處理后的采樣信號，先對信號進行分塊，再并行進行快速傅里葉變換和復乘處理后點對點相加，最后進行離散傅里葉逆變換，完成分塊并行脈沖壓縮。

頻域分塊并行脈沖壓縮模塊140包含：數據分塊模塊141、并行快速傅里葉變換模塊142、并行復乘模塊143、第二點對點相加模塊144、離散傅里葉逆變換模塊145。

數據分塊模塊141輸入端接收多相濾波優化模塊130的第一點對點相加模塊133的輸出，將多相濾波優化模塊130輸出的采樣信號分塊成兩組。

并行快速傅里葉變換模塊142接收數據分塊模塊141分塊的兩組采樣信號，并行進行快速傅里葉變換。

并行復乘模塊143接收并行快速傅里葉變換模塊142的輸出和相應的匹配因子146，并行對兩組采樣信號進行復乘。

第二點對點相加模塊144接收并行復乘模塊143的輸出，對分塊的兩組采樣信號進行點對點相加。

離散傅里葉逆變換模塊145接收第二點對點相加模塊144的輸出，對相加后的采樣信號進行離散傅里葉逆變換。

頻域分塊并行脈沖壓縮模塊140還包含有時序控制模塊147，其輸出端連接數據分塊模塊141和第二點對點相加模塊144。

如圖2所示，并行采樣模塊采樣芯片是E2V的EV10AQ190，該芯片滿足4路10位精度1.2Gsps采樣率。設計采樣通道由4路10-bit ADC Cores組成，通過SPI配置為四通道工作模式，每通道0.3Gsps采樣率，四通道合成1.2Gsps采樣率。

并行采集數據在存儲、傳輸和處理上以往利用DSP內部硬件乘法器加軟件控制來實現，工作在串行指令執行方式下，由此工作速度和效率受到很大影響，不能進行信號的實時處理。目前FPGA接口帶寬大、處理速度快、邏輯控制強，選取FPGA芯片作為高速并行處理平臺最為合適。芯片采用K7系列的XC7K325T。該芯片的IO帶寬能達幾百MB/s的數據流，內部集成硬件乘法器、RAM存儲器等，性能高，能夠滿足大帶寬高速采樣及并行處理需求。

如圖3所示，ADC芯片以DDR方式輸出，時鐘上升輸出第1個數，下降沿輸出第4個數。內部采樣時鐘150MHz，上升沿及下降沿合成1.2G。

FPGA通過IDDR收數，上升沿輸出，在各自時鐘下并行寫入4個FIFO中。20位寫進FIFO，10位讀出。時鐘域轉換的同時，位數的轉換。

如圖4所示，正交混頻模塊122是對并行采樣數據進行混頻到基帶的一個過程。采樣率f_s＝1.2GHz與中心頻率f₀＝900MHz滿足(n為整數)的關系，那么混頻因子實部簡化為1,0,-1,0；混頻因子虛部簡化為0,1,0,-1。根據混頻因子的特點，可采樣對原信號進行符號修正的方式完成混頻過程。

可以看出，正交混頻后的I路數據是對采樣通道1的數據進行正符號變換、0、通道3的負符號變換、0；正交混頻后的Q路數據為：0、采樣通道2的數據進行負符號變換、0、通道4的負符號變換。

如圖5所示，結合后續的多相濾波原理，需要將混頻完成的數據抽取為奇、偶兩路，再分別進行濾波，最后再點對點累加。由正交混頻特點可以看出，I路數據第偶數列數據全部為0，那么進行多相濾波時，只對第奇數列進行FIR濾波即可得到I路濾波結果；同理，Q路數據第奇數列數據全部為0，那么進行多相濾波時，只對第偶數列進行FIR濾波即可得到Q路濾波結果。

基于以上分析，在本實施例的FPGA實現中，可以將正交混頻與多相濾波數據分組合并處理。如圖6所示，獲取濾波后I路數據：時鐘第1拍時，讀取FIFO1中第1個數據，送入I路濾波模塊；時鐘第2拍時，讀取FIFO3中第1個數據并取反，送入I路濾波模塊；時鐘第3拍時，讀取FIFO1中第2個數據，送入I路濾波模塊；時鐘第4拍時，讀取FIFO3中第2個數據并取反，送入I路濾波模塊；依次交替操作，得到I路濾波數據；同理，獲取濾波后Q路數據：時鐘第1拍時，讀取FIFO2中第1個數據并，送入Q路濾波模塊；時鐘第2拍時，讀取FIFO4中第1個數據，送入Q路濾波模塊；時鐘第3拍時，讀取FIFO2中第2個數據并取反，送入Q路濾波模塊；時鐘第4拍時，讀取FIFO4中第2個數據，送入Q路濾波模塊；依次交替操作，得到Q路濾波數據；通過時序控制模塊對4組FIFO進行簡單的數據分時讀取并取反操作，生成I、Q兩組數據并行進入濾波模塊，大大簡化處理過程的同時，也節約了乘法器、濾波器等硬件資源。

多相濾波優化模塊130是對正交混頻后的I路、Q路進行簡化濾波處理。多相濾波器是將降采樣與濾波相結合的一種處理方法。若進行2倍降采樣，那么在做濾波前，將信號分成奇偶兩組，濾波因子同步分成奇偶兩組，將奇數組信號進行FIR濾波，選用偶數組濾波因子；將偶數組信號進行FIR濾波，選用奇數組濾波因子；最后將奇偶兩組濾波結果進行點對點相加，得到2倍抽取后的濾波結果。而本發明中，結合正交混頻特點，信號分組后，其中有一組全部為0，那么只進行一組信號的FIR濾波，就完成了2倍抽取后的濾波結果。這樣節省了乘法器、加法器以及存儲空間等硬件資源。

傳統的頻域脈沖壓縮是將信號及匹配濾波因子變換到頻域，再進行復乘，最后再進行IFFT，由頻域變換到時域。但對大帶寬信號做以上處理時，存在數據率高、點數大、運算量大，因而實時性難以保證。

頻域分塊并行脈沖壓縮模塊140是解決高速采樣大帶寬信號處理時普通脈壓系統不能實時處理的問題。本發明中涉及參數：采樣率f_s＝1.2GHz；信號帶寬500MHz；信號中心頻率f₀＝900MHz；脈沖寬度T＝3us；取T’＝3.5us數據進行信號預處理，對信號進行分塊脈壓處理。可以看出，采樣后數據經過預處理可進行2倍抽取，一個脈沖內采樣點數為L’＝f_s×T’＝42000點；經過正交下混頻與多相濾波以后，信號點數為L＝21000點，匹配濾波點數為M＝18000，設置分塊數為C＝2，則每塊脈壓點數為N＝L-M/2＝12000點，匹配濾波系數為M/2＝9000點。

如圖7所示，將信號及匹配濾波因子分成2塊后，2塊FFT及復乘并行處理。2塊復乘結束后相加，得到一塊16384點數據，再做IFFT，完成分塊并行脈沖壓縮。此方法保證脈壓有效輸出點的同時，分塊并行處理，減少了計算冗余和計算量，提高了整個運算的效率。

本發明還公開了基于FPGA的一種高速并行信號處理系統的處理方法，該處理方法包含以下步驟：

S1、高速并行采樣模塊高速采樣回波信號。

S2、降采樣免混頻優化模塊對回波信號進行數據合并、正交混頻和降采樣處理，獲取采樣信號。

S2.1、數據合并模塊接收高速并行采樣模塊采樣的回波信號進行數據合并。

S2.2、正交混頻模塊對正交混頻模塊數據合并后得到的采樣信號進行正交混頻。

S2.3、兩倍降采樣模塊對完成正交混頻的采樣信號進行兩倍降采樣。

S3、多相濾波優化模塊對采樣信號進行數據分塊，分為奇、偶兩組，并行進行FIR濾波后點對點相加。

S3.1、數據分組模塊對經過降采樣免混頻優化模塊處理的采樣信號進行數據分塊，分為奇、偶兩組；

S3.2、并行FIR濾波模塊對數據分塊得的兩組采樣信號并行進行FIR濾波。

S3.3、第一點對點相加模塊對經過FIR濾波的兩組采樣信號進行點對點相加。

S4、頻域分塊并行脈沖壓縮模塊先對多相濾波后的信號進行分塊成兩組，兩組采樣信號并行進行快速傅里葉變換和復乘處理后點對點相加，最后進行離散傅里葉逆變換，完成分塊并行脈沖壓縮。