一種寬帶調制域測量系統及其方法與流程

本發明涉及測試技術領域，特別涉及一種寬帶調制域測量系統，還涉及一種寬帶調制域測量方法。

背景技術：

調制域、時域和頻域并稱為“三域”。時域分析是測量輸入信號幅度隨時間變化的關系；頻域分析是測量輸入信號幅度隨頻率變化的關系；而調制域分析是測量輸入信號頻率隨時間變化的關系。

隨著通信技術的發展，捷變頻、連續波調頻、線性調頻、脈沖調制、數字調制及組合調制技術得到了快速發展和應用，同時頻段也得到了大幅擴展，對指標也提出了更高的要求。為滿足新的需求，現代調制域分析要具備大帶寬、高速高分辨力、無死區及短采樣間隔等測量要求。

由于調制域分析相比時域分析和頻域分析有獨到的優勢，調制域分析在抗干擾通信、捷變頻雷達、電子戰系統中均得到了廣泛應用，是軍民電子系統研制、生產、維護等階段必備的儀器。

調制域分析通過對被測信號高速連續零空閑測量，以精確表征被測信號的瞬變特性，典型測量時序如圖1所示，用被測信號對閘門信號同步，用同步閘門控制被測信號計數器，可以消除±1個被測信號事件誤差。用更高頻率的標準時基信號對閘門時間進行測量，相對于傳統的計數器可以得到更高的頻率分辨率。由于標準時基信號與同步閘門不同步，因此仍然存在±1個標準時基誤差。為了提高測量分辨率，還需要對標準時基與閘門前沿和閘門后沿的誤差進行精密時間內插測量，測量結果計算如下：

f₁＝N₁/(T₁+ΔT₁-ΔT₂) (1)

其中：f₁是頻率測量值；

N₁是被測信號計數值；

T1根據時基計數值計算得到；

ΔT₁和ΔT₂是精密內插測量值。

調制域測量采用的典型系統如圖2所示，閘門生成單元首先產生原始閘門G₀，原始閘門與被測信號同步后產生同步閘門信號G_s，G_s作為兩組事件計數器和時間計數器的使能信號，G_s為高電平時，控制事件計數單元1和時間計數單元1對被測信號和時基信號進行計數，G_s為低電平時，控制事件計數單元2和時間計數單元2對被測信號和時基信號進行計數。同時同步閘門信號與時基信號經閘門邏輯控制單元產生同步閘門前沿誤差脈沖E₁和后沿誤差脈沖E₂，這兩個誤差脈沖送入模擬內插單元的充放電電路，線性的將誤差脈沖擴展成相對大的脈沖，經擴展處理后完成誤差補償和計數，可有效提高時間或頻率分辨率。

將誤差脈沖展寬的辦法是：在誤差脈沖為高期間對一個電容以恒定電流充電；然后以慢N倍(例如N＝1000)的速度放電，則電容放電到起始狀態下的時間是誤差脈沖寬度的N倍，在電容充電時刻和電容放電到起始狀態的時刻通過整形電路可以得到放大后的脈沖信號，然后再用標準時鐘對其進行測量計數得到擴展后的脈沖寬度。

另一種誤差脈沖擴展的辦法是：將誤差脈沖按照需要的比例轉換成斜坡電壓，在誤差脈沖的起始時刻和終止時刻，用A/D對電壓進行采樣，通過測量的電壓值和電壓轉換比例計算得到擴展后的修正值。

最后對事件計數值、時間計數值和前后內插修正值按照公式(1)統一計算后，得到最終的被測信號頻率。

上述測量系統中，模擬內插單元的誤差脈沖充放電電路是關鍵部分，它直接決定了整個系統的測量精度和測量速度。時基信號與同步閘門信號之間的相位差是所要測量的誤差脈沖信號，誤差脈沖E₁和E₂的范圍是0到一個時基信號周期，直接用它來充電就有可能出現脈沖極窄的情況，從而導致模擬內插失效或導致誤差很大的情況，因此一般要對誤差脈沖進行展寬處理，展寬后將誤差脈沖線性的轉化為相對大的脈沖或相對大的電壓，然后再進行后續處理，誤差脈沖充放電電路一般采用電流源和橋式二極管充放電電路來實現。

上述測量系統的主要局限性在于，為了避免窄誤差脈沖導致模擬內插失效或導致誤差很大的情況，要求誤差脈沖寬度不能太小，需要對誤差脈沖寬度進行擴展；為了達到較高的精度，要求對誤差脈沖要進行較大倍數的擴展。誤差脈沖寬度和較大倍數擴展的綜合效應使得內插擴展總時間同比例擴展。當用比較電路對誤差脈沖進行擴展時，擴展脈沖就會較寬，使得內插擴展的時間較長；當用AD轉換器采樣方式擴展時，為了充分利用AD轉換器的有效范圍，要求充放電有效電壓范圍要較寬，也使得內插擴展的時間較長。同時每次測量完后還要給模擬內插單元預留一定的復位時間，因此這兩種方式最終都會使連續測量的采樣間隔最小值受到限制。

由于模擬電路對工作溫度敏感性較高，因此模擬內插法穩定性較差。同時由于電路本身存在一定的漏電流，導致電容充電輸出電壓存在一定的非線性，對測量精度也有較大的影響，若要達到較高分辨力，需要對電壓非線性進行精確校準。另外由于模擬電路固有的充放電時間限制，決定了模擬內插法的單次測量的時間間隔不能太小，這在高速短采樣間隔測量領域，應用受到很大局限。

為了達到高分辨力要求，在對誤差脈沖進行測量時，采用游標法進行測量。游標法利用游標卡尺的原理測量閘門邊沿與標準計數時鐘上升沿之間的差值，通常設計一對游標時鐘，在計數閘門開啟和關閉時，啟動游標計數器，游標時鐘不斷跟蹤標準計數時鐘，當游標時鐘邊沿與標準計數時鐘上升沿重合時，關閉游標計數器。

測量誤差與標準計數時鐘周期和游標時鐘周期的差值成正比，標準計數時鐘和游標時鐘的差值越小，分辨力越高。游標跟蹤時間與計數時鐘周期和游標時鐘周期的差值成反比，計數時鐘和游標時鐘的差值越小，游標跟蹤時間越長。為達到較高的分辨力并盡量減小測量時間，需要使用盡可能高的標準時鐘頻率和游標時鐘頻率，且需要復雜的高分辨力頻率控制技術產生標準計數時鐘和游標時鐘，并嚴格控制所有時鐘的頻率和相位，并達到非常高的精度和穩定度，電路復雜，實現難度大。同時當計數閘門邊沿與計數時鐘上升沿之間的間隔較小時，受器件本身響應時間的限制，游標計數器的啟動和關閉會存在一定的死區區間，使最小跟蹤時間受到一定限制。

在圖2所示測量系統的基礎上，隨著可編程邏輯器件的發展，發展出圖3所示的實現方案。

閘門生成單元首先產生原始閘門G₀，原始閘門與被測信號同步后產生同步閘門信號G_s，G_s作為兩組事件計數單元和時間計數單元的使能信號，G_s為高電平時，高速事件計數單元1、低速事件計數單元1、高速時間計數單元1和低速時間計數單元1工作，G_s為低電平時，高速事件計數單元2、低速事件計數單元2、高速時間計數單元2和低速時間計數單元2工作。這兩組計數單元通過閘門同步單元產生的閘門同步信號G_s控制，一組計數單元工作時，另外一組執行參數緩沖處理、同步及復位操作。同時同步閘門信號與時基信號經閘門邏輯控制單元產生同步閘門前沿誤差脈沖E₁和后沿誤差脈沖E₂，這兩個誤差脈沖送入數字內插處理單元，線性的將誤差脈沖擴展成相對大的脈沖，經擴展處理后完成誤差補償和計數，可有效提高時間或頻率分辨率。

當所有事件計數單元和時間計數單元均由專用芯片實現，如果要滿足長時間測量要求，就要實現高位寬計數，這要由多片專用計數芯片級聯實現，印制板設計復雜，實現成本高。當所有事件計數器和時間計數器均由可編程器件實現時，優點是可以大幅提高集成度和設計的靈活性，并降低成本，但受限于邏輯芯片本身的速度限制，很難達到大帶寬的測量要求。在圖3所示的實現方案中，高速事件計數單元和高速時間計數單元由專用高速計數芯片構成，低速事件計數單元和低速時間計數單元在可編程邏輯芯片內部實現，它接收高速事件計數單元的最高位輸出作為輸入，負責對該輸入最高位進行計數。圖3所示的實現方案充分利用了專用芯片速度快、性能高、帶寬大，可編程邏輯器件編程方便、配置靈活、擴展性好的優點，對其進行了合理設計和整合，使之充分發揮了各自的特點，被測信號的頻率范圍得以擴展。

圖3所示的實現方案使用了數字內插技術，數字內插技術的特點是利用電信號的傳播延時確定的特性，來完成誤差脈沖信號的測量，它沒有模擬內插要求的充放電環節，提高了內插擴展的速度，擴展了采樣間隔的有效范圍。數字內插原理如圖4所示，數字內插使用一組在理論上傳播延時相等的延時單元構成延時鏈，采用“串行延時、并行計數”的方法，實現高分辨力時間測量。延時內插法的分辨率取決于單位延時單元的延遲時間，延遲時間越小，測量分辨率越高。

現有技術方案存在以下缺點：

(1)、現有技術包含兩路對稱的事件計數、時間計數、內插計數等多個單元，實現和控制均非常復雜。

當所有事件計數器和時間計數器均由專用芯片實現，如果要滿足長時間測量要求，就要實現高位寬計數，這要由多片專用計數芯片級聯實現，印制板設計復雜，實現成本高。

當所有事件計數器和時間計數器均由可編程器件實現時，優點是可以大幅提高集成度和設計的靈活性，并降低成本，但受限于邏輯芯片本身的速度限制，很難達到大帶寬的測量要求。

對專用芯片和可編程邏輯器件合理設計和整合，可以充分發揮各自的特點，滿足調制域大帶寬測量要求，但是進一步提升了設計復雜度。

(2)、在高速頻率測量方面有很大的局限。

采用模擬內插擴展可以實現高分辨力測量，但是由于模擬電路對工作溫度敏感性較高，因此模擬內插法穩定性較差。同時由于電路本身存在一定的漏電流，導致電容充電輸出電壓存在一定的非線性，對測量精度也有較大的影響，若要達到較高分辨力，需要對電壓非線性進行精確校準。另外由于模擬電路固有的充放電時間限制，決定了模擬內插法的單次測量的時間間隔不能太小，這在高速短采樣間隔測量領域，應用受到很大局限。

采用游標法需要使用盡可能高的標準時鐘頻率和游標時鐘頻率，且需要復雜的高分辨力頻率控制技術產生標準計數時鐘和游標時鐘，并嚴格控制所有時鐘的頻率和相位，電路復雜，實現難度大。同時當計數閘門邊沿與計數時鐘上升沿之間的間隔較小時，受器件本身響應時間的限制，游標計數器的啟動和關閉會存在一定的死區區間，使最小跟蹤時間受到一定限制。

采用了數字內插技術，構造“串行延時、并行計數”的延時鏈，來完成誤差脈沖信號的測量，它沒有模擬內插要求的充放電環節，可以進一步提高內插擴展的速度。為滿足連續無死區測量要求，采用了對稱兩路測量通道交替工作方式，這兩路通道分別通過閘門高速同步單元產生的互補兩路閘門同步信號G_s和/G_s控制，為了保證各單元的精確同步，以及每個閘門都能對事件和時間準確計數，閘門時間寬度仍然不能太小，現有技術的最高水平，最小閘門寬度為100ns，對寬帶快速頻率跳變信號，仍然無法快速準確測量頻率切換時間。

(3)、現有的實現方案，由于事件信號和時間信號是異步信號，同步閘門與事件信號完全同步，若事件和時間信號的邊沿非常接近時，時間計數單元和誤差脈沖提取單元在與閘門信號同步過程中，不可避免的會偶爾出現±1誤差，出現時序錯誤。

(4)、現有技術方案實現復雜，導致現有技術方案成本較高。

技術實現要素：

為解決上述現有技術中的不足，本發明公開了一種寬帶調制域測量系統及其方法，與現有技術方案比，本發明實現結構簡單，將閘門生成單元、閘門同步單元、時間計數單元、事件計數單元、誤差提取單元等統統簡化掉了，大幅簡化了電路和時序的設計難度和復雜度。

本發明的技術方案是這樣實現的：

一種寬帶調制域測量系統，包括：信號同步單元、邏輯選擇單元、第一抽頭延遲線多路延時單元、第二抽頭延遲線多路延時單元、第一數據緩沖單元、第二數據緩沖單元和處理單元；

信號同步單元接收被測信號作為輸入，輸出信號與邏輯選擇單元連接；邏輯選擇單元接收信號同步單元的輸出信號作為輸入，輸出信號與第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元連接；第一抽頭延時線多路延時單元與第一數據緩沖單元連接；第二抽頭延時線多路延時單元與第二數據緩沖單元連接；第一數據緩沖單元和第二數據緩沖單元的輸出與處理單元連接。

可選地，所述信號同步單元由可編程邏輯芯片實現，啟動測量時，由被測信號上升沿同步生成時序控制信號送給邏輯選擇單元；根據測量分辨率的需要，選擇每間隔M個信號周期，輸出一個同步信號，M≥1。

可選地，所述邏輯選擇單元接收信號同步單元的輸出信號，經邏輯選擇和控制，送給第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元；

在首次啟動測量時，第一抽頭延時線多路延時單元的START和STOP₁信號使用邏輯選擇單元生成的START和STOP₁；第一抽頭延時線多路延時單元完成1次測量后，第二次啟動測量時，使用STOP_2N-2和STOP_2N-1作為START和STOP₁；第三次啟動測量時，使用STOP_3N-4和STOP_3N-3作為START和STOP₁......；

第二抽頭延時線多路延時單元的START和STOP₁與第一抽頭延時線多路延時單元的STOP_N-1和STOP_N共用相同的信號，構成級聯結構。

可選地，所述第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元用于提取START信號與STOP₁、STOP₂......STOP_N之間的延遲狀態，進而計算出它們之間的延遲時間；

第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元處于交替工作狀態，為了保證在一路抽頭延時線多路延時單元工作時，另一路的數據可以正確的鎖存輸出和及時復位，抽頭延時線多路延時單元還同步輸出LOCK信號，用于數據緩沖單元鎖存數據，數據鎖存好后，抽頭延時線多路延時單元內部還產生RESET信號，用于抽頭延時線多路延時單元內部狀態復位。

可選地，所述第一數據緩沖單元和第二數據緩沖單元負責及時鎖存第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元的測量數據。

可選地，所述處理單元負責與所述第一數據緩沖單元和第二數據緩沖單元交互，通過高速接口讀取測量數據，并負責對數據進行最終的運算、處理及顯示。

可選地，上述的寬帶調制域測量系統，前端增加預分頻單元。

本發明還提出了一種寬帶調制域測量方法，利用上述測量系統對被測信號進行調制域測量。

本發明的有益效果是：

(1)實現結構簡單，將閘門生成單元、閘門同步單元、時間計數單元、事件計數單元、誤差提取單元等統統簡化掉了，大幅簡化了電路和時序的設計難度和復雜度；

(2)不需要閘門生成單元、閘門同步單元、時間計數單元、誤差提取單元等，完全由事件信號同步，消除了閘門信號、事件信號和時間信號等異步信號的同步錯誤問題，工作更加穩定，可靠性高；

(3)電路及時序簡化，成本低，易于用可編程器實現，也易于定制專用邏輯芯片，集成度高，保密性好。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為零空閑計數工作時序圖；

圖2為調制域測量采用的典型系統原理框圖；

圖3為調制域測量采用的另一個典型系統原理框圖；

圖4為數字內插原理圖；

圖5為本發明的寬帶調制域測量系統原理圖；

圖6為本發明的信號同步單元的時序圖；

圖7為本發明的抽頭延時線多路延時單元原理圖；

圖8為本發明的抽頭延時線多路延時單元封裝圖；

圖9為本發明的抽頭延遲線電路的基本結構示意圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

如圖5所示，本發明提出了一種寬帶調制域測量系統，包括：信號同步單元、邏輯選擇單元、抽頭延遲線多路延時單元、數據緩沖單元和處理單元。

所述信號同步單元接收被測信號作為輸入，其輸出信號與邏輯選擇單元連接；邏輯選擇單元接收信號同步單元的輸出信號作為輸入，輸出信號與第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元連接；第一抽頭延時線多路延時單元與第一數據緩沖單元連接；第二抽頭延時線多路延時單元與第二數據緩沖單元連接；第一數據緩沖單元和第二數據緩沖單元的輸出與處理單元連接。

信號同步單元接收被測信號作為輸入，啟動測量時，由被測信號上升沿同步生成時序控制信號，送給邏輯選擇單元。

信號同步單元由可編程邏輯芯片實現，時序如圖6所示，由被測信號上升沿，同步生成START、LOCK、RESET、STOP等信號，送給邏輯選擇單元。可以根據測量分辨率的需要，選擇每間隔M個信號周期，輸出一個同步信號，M最小可以為1。若STOP₁與START之間的時間間隔為T₁，STOP₂與START之間的時間間隔為T₂，STOP₃與START之間的時間間隔為T₃......，則f₁＝M/T₁，f₂＝M/(T₂-T₁)，f₃＝M/(T₃-T₂)......

邏輯選擇單元由可編程邏輯芯片實現，接收信號同步單元的輸出信號，虛線框的“邏輯選擇”是邏輯選擇單元的一部分，之所以畫到外面，是為了更清晰的說明START和STOP1信號的來源，以及第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元之間的級聯關系。在首次啟動測量時，第一抽頭延時線多路延時單元的START和STOP₁信號使用邏輯選擇單元生成的START和STOP₁；第一抽頭延時線多路延時單元完成1次測量后，第二次啟動測量時，使用STOP_2N-2和STOP_2N-1作為START和STOP₁；第三次啟動測量時，使用STOP_3N-4和STOP_3N-3作為START和STOP₁......。第一抽頭延時線多路延時單元的START和STOP₁與第二抽頭延時線多路延時單元的STOP_N-1和STOP_N共用相同的信號，構成級聯結構。這種級聯方式可以消除兩個抽頭延時線多路延時單元之間的系統誤差。

第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元用于提取START信號與STOP₁、STOP₂......STOP_N之間的延遲狀態，進而計算出它們之間的延遲時間。第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元處于交替工作狀態，為了保證在一路抽頭延時線多路延時單元工作時，另一路的數據可以正確的鎖存輸出和及時復位，抽頭延時線多路延時單元還同步輸出LOCK信號，用于數據緩沖單元鎖存數據，數據鎖存好后，抽頭延時線多路延時單元內部還產生RESET信號，用于抽頭延時線多路延時單元內部狀態復位。相關時序在圖6中均明確給出。

第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元可以采用可編程邏輯芯片實現，也可以采用專用芯片實現，如圖7所示，抽頭延時線多路延時單元包括多路級聯的抽頭延遲線電路結構，該結構支持同一個起始信號，多個結束信號。把以上多路級聯的抽頭延遲線電路結構封裝成一個模塊，并考慮輸出鎖存信號，可得到抽頭延遲線多路延時單元，如圖8所示。

抽頭延時結構是數字內插的一種基本實現結構，是一種全數字的高精度時間間隔測量方式，利用電信號傳輸經過電子元件與連接導線時，必定產生時間延遲作用的現象作為測量時間間隔的手段。圖9是一個抽頭延遲線電路的基本結構示意圖。

抽頭延遲線電路利用輸出邏輯狀態隨著輸入改變的邏輯緩沖門作為延時用的基本元件，每個延時元件后都接有觸發器。將起始脈沖信號START輸入第一個延時單元的串聯輸入端，由于信號經過各邏輯門與連接導線都需要時間，所以這個信號將依次傳輸過每一個邏輯緩沖門，使各緩沖門的輸出以τ的延遲時間為間隔，依次地改變其輸出狀態。當停止信號STOP上升沿到來時，各觸發器記錄下到此時為止有多少邏輯緩沖門的狀態改變了，再經過內部電路將狀態改變的延時單元數目轉換成數字信號輸出。待測時間間隔可以通過以下公式獲得：

T＝m×τ (2)

公式中，T為起始信號START上升沿和終止信號STOP上升沿之間的時間間隔，m為改變了狀態的延時單元的個數。延時單元的延遲時間也就是此抽頭延遲線電路可以解析的最小時間間隔，決定了時間間隔測量分辨率，延時單元的個數乘以每個單元的延時時間，決定了延時時間測量范圍。

圖5中，第一數據緩沖單元和第二數據緩沖單元負責及時鎖存第一抽頭延時線多路延時單元和第二抽頭延時線多路延時單元的測量數據。

處理單元負責與數據緩沖單元交互，通過高速接口讀取測量數據，并負責對數據進行最終的運算、處理及顯示。

在圖5所示實施例的基礎上，在寬帶調制域測量系統前端增加預分頻單元，可以進一步擴展頻率測量范圍，實現超寬帶頻率測量。

基于上述寬帶調制域測量系統，本發明還提出了一種寬帶調制域測量方法，測量原理已在測量系統中進行了詳細描述，這里不再贅述。

本發明的寬帶調制域測量系統具有以下優點：

(1)、實現框圖結構簡單，將閘門生成單元、閘門同步單元、時間計數單元、事件計數單元、誤差提取單元等統統簡化掉了，大幅簡化了電路和時序的設計難度和復雜度。

(2)、信號同步單元生成START和STOP信號時，可以根據測量分辨率的需要，選擇每間隔M個信號周期，輸出一個同步信號，M最小可以為1，可以大幅減小頻率信號的采樣間隔，滿足寬帶快速頻率跳變信號的頻率切換時間測量需求。

(3)、現有的實現方案，由于事件信號和時間信號是異步信號，同步閘門與事件信號完全同步，若事件和時間信號的邊沿非常接近時，時間計數單元和誤差脈沖提取單元在與閘門信號同步過程中，不可避免的會偶爾出現±1誤差，出現時序錯誤。本方案不需要閘門生成單元、閘門同步單元、時間計數單元、誤差提取單元等，完全由事件信號同步，消除了異步信號的同步錯誤問題，工作更加穩定，可靠性高。

(4)、對于其它廠商生產的抽頭延遲線多路結構的芯片，參照本發明原理框圖和時序圖，可以很容易進行升級替代，擴展性好。

(5)、本發明技術方案結構簡單，電路及時序簡化，成本低。

(6)、易于用可編程器實現，也易于定制專用邏輯芯片，集成度高，保密性好。

(7)、在本發明原理框圖的基礎上，前端增加預分頻單元，可以進一步擴展頻率測量范圍，實現超寬帶頻率測量。

以上所述僅為本發明的較佳實施例而已，并不用以限制本發明，凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。