MEMS陀螺儀中偏移誤差校正的功率高效斬波方案的制作方法

本發明一般涉及MEMS陀螺儀中的同相偏移補償，更具體地涉及校正由于陀螺儀中驅動力不對準引起的偏移誤差。

背景技術：

陀螺儀偏移是調幅信號，并且典型地通過應用在陀螺儀的共振頻率斬波的校正信號校正。斬波的校正信號通常來自緩沖的數字-模擬轉換器(DAC)，其使用N位修剪。斬波信號的特征是急劇上升/下降時間和快速沉降。在低功率實現這些屬性是一個挑戰。

通常，在模擬信號被斬波并應用到具有大的寄生電容負載(例如，5pf到6pf)的傳感器的應用中，高帶寬緩沖器在斬波之前用來實現急劇上升/下降和快速沉降。圖1是示出如本領域中已知的第一模擬斬波電路的示意圖。除其他事項外，模擬斬波電路包括高帶寬緩沖器104和斬波器106，以處理來自數字-模擬轉換器(DAC)102的模擬信號，并經由傳感器寄生負載(Cpar)108提供斬波信號到傳感器110。DAC 102基于DAC輸入代碼101產生模擬信號。高帶寬緩沖器104通常是開關電容器差分緩沖器，為了避免在DAC上的任何電阻性負載，盡管其它緩沖體系可在各種替代實施方式中使用。圖2是示出圖1中所示的電路的斬波輸出的示意圖。顯著功率的量在該緩沖器中燃燒以達到所需的性能，和緩沖器的功率隨著上升/下降時間要求進行調整。為了示出緩沖器的帶寬要求，例如，為了實現 斬波間隔(1/2*fo)的5％的上升和下降時間，緩沖的帶寬需要為10倍的2*fo，其中fo是傳感器的諧振頻率。在動力方面所付出的代價是很高的，應用實現驅動更高的傳感器的寄生負載的緩沖器的高帶寬(例如，5pf至6pf)。

作為解決以前的問題，大電容器(Clarge)典型地置于斬波器之前(即，在緩沖器的輸出)，以減輕緩沖器的一些帶寬要求，并提供與斬波輸出的瞬時上升和下降(通過電荷共享傳感器的寄生負載Cpar 108)。圖3是示出高帶寬緩沖器104和斬波器106之間具有大電容(Clarge)105的模擬斬波電路的示意圖。圖4是表示在圖3中所示的電路的斬波輸出的示意圖。即使Clarge 105通過允許使用較低帶寬緩沖器緩解帶寬要求(例如，5倍的2*fo斬波間隔足以沉降超過18比特)，以實現最終的沉降，緩沖器仍然需要燃燒大量的功率來驅動這個大電容(Clarge)。

各種方法來檢測和補償在MEMS慣性傳感器的偏移誤差在對應于美國專利申請公開號2011/0041609(案號2550/C27)的美國專利8783103和在對應于美國專利申請公開號2014/0060186(案號2550/D92)的美國專利8677801中描述。所述的一項補償方法是通過在所述傳感器的諧振頻率斬波校正信號并將其施加到傳感器的同相修剪電極來實現。

技術實現要素：

根據本發明的一個實施例，模擬斬波電路包括具有第一和第二端子的電容器；具有用于接收第一和第二主輸入電壓信號的第一和第二輸入，以及具有用于提供用于充電該電容器的第一和第二輸出電流信號的第一和第二輸出的基于主比較器的電源環路；和具有分別耦合到該電容器的第一和第二端子的第一和第二輸入，以及具有分別耦合到傳感器寄生負載的第一和第二端子的第一和第二輸出的斬波器。基于主比較器的電源環路被配 置為當由電容器存儲的電壓低于由第一和第二主輸入電壓信號表示的電壓電平時提供輸出電流信號用于充電所述電容器，并當由電容器存儲的電壓達到所述電壓電平停止提供輸出電流信號。斬波器被配置成在若干連續斷續間隔期間斬波由電容器提供的輸出電壓信號。

在一個替代實施例中，基于主比較器的環路包含：第一電壓控制電流源，具有用于有選擇地啟用和禁用電流流動的控制輸入，并具有用于提供第一輸出電流信號的輸出；第一比較器，具有用于接收來自所述電容器的第一電壓信號的第一輸入，用于接收第一主輸入電壓信號的第二輸入，以及耦合到第一電壓控制電流源的控制輸入的輸出；第二電壓控制電流源，具有用于有選擇地啟用和禁用電流流動的控制輸入，以及具有用于提供第二輸出電流信號的輸出；以及第二比較器，具有用于從所述電容器接收第二電壓信號的第一輸入，用于接收第二主輸入電壓信號的第二輸入，以及耦合到可控電流源的第二電壓的控制輸入的輸出。第一和第二比較器被配置為當由電容器存儲的電壓低于電壓電平時分別使能第一和第二電壓控制的電流源，并當在由電容器存儲電壓達到所述電壓電平時分別關閉第一及第二電壓控制電流源。

在第二替代實施例中，模擬斬波電路進一步包括：第一開關，具有用于接收第一和第二源輸入電壓信號的第一和第二輸入，和具有分別耦合到基于主比較器的功率環路的第一和第二輸入的第一和第二輸出；以及第二開關，具有分別耦合到基于主比較器的電源環路的第一和第二輸出的第一和第二端子，以及具有分別耦合到該電容器的第一和第二端子的第三和第四端子。第一開關被配置為在第一和第二輸出提供第一和第二源的輸入電壓信號，使得第一和第二源的輸入電壓信號在每個連續斷續間隔期間交換。所述第二開關被配置為在連接基于主比較器的電源環路的第一和第二輸出與電容器的第一和第二端子，使得連接在同步于第一開關的每個連續 斷續間隔期間交換。

在第三替代實施例中，模擬斬波電路還包括過充電電路，配置成過充電以上的電壓電平的電容器。過充電電路可以包括輔助電源環路和用于電容器的輔助電源環路選擇性地耦合和解耦從輔助電源環路中的電容器的開關系統。過充電電路可以被配置為在各斬波周期內操作第一階段，在此期間，電容從輔助電源環路解耦并連接穿過基于主比較器的電源環路，以及在每個斷續間隔內操作的第二階段期間電容器從基于主比較器的電源環路斷開，并且連接至所述輔助電源環路，用于過充電超出電壓電平。輔助電源環路可以包括電阻分壓網絡，它定義用于過充電的電容器增益的量，而且所取得的電阻分壓器網絡可被配置為使得最終斬波輸出電壓的99％左右通過在第一階段的電荷共享實現。

根據本發明的另一個實施例，模擬斬波電路包括；電容器；斬波器，用于斬波在若干連續斷續間隔期間由電容器提供的電壓；和過充電電路，過充電輸入電壓以上的電容器，所述過充電電路包括電源環路和開關系統，用于選擇性地耦合電容器到功率環路和從電源環路解耦電容器。過充電電路被配置成操作在各斬波周期期間操作第一階段，其中，電容器從電源環路解耦并連接到斬波器，以及在各斬波間隔操作第二階段，其中，電容器從斬波器斷開并耦合到所述電源環路，用于過充電高于輸入電壓。

在一個替代實施例中，輔助電源環路可以包括電阻分壓網絡，它定義用于過充電電容器的增益量，其中，電阻分壓器網絡可被配置，使得最后的斬波輸出電壓的99％左右通過在第一階段充電共享取得。

在任何上述實施例中，模擬斬波電路可以包括：電容器陣列，其包括具有不同電容值的多個電容器，包括電容器并且進一步包括開關電路的電容器陣列，其配置成基于對應于提供給所述模擬斬波電路的輸入電壓的數字值選擇性地路由信號來往于電容器。模擬斬波電路可以包括數字-模擬 轉換器，具有分別耦合到基于主比較器電源環路的第一和第二輸入或第一開關的第一和第二輸入的第一和第二輸出。

附加實施例可以被公開并要求保護。

附圖說明

實施例的前述特征將參照所附圖通過參考下面的詳細描述更容易地理解，其中：

圖1是表示本領域中已知的第一模擬斬波電路的概略說明圖；

圖2示出在圖1中所示的電路的斬波輸出的示意圖；

圖3是表示作為本領域中已知的第二模擬斬波電路的示意圖；

圖4是表示在圖3中所示的電路的斬波輸出的示意圖；

圖5是示出根據本發明的某些示例性實施例的第一模擬斬波電路的概略圖；

圖6示出根據一個示例性實施例的圖5的非重疊斬波時鐘clk1和clk2的模擬斬波電路的定時；

圖7是示出根據本發明的某些示例實施例的第二模擬斬波電路的示意圖；

圖8是示出了根據本發明的某些示例實施例的第三模擬斬波電路的示意圖；

圖9示出根據一個示例性實施例，對于圖8的模擬斬波電路，時鐘clk1和clk2相對于斬波時鐘phi1和phi2的時序；

圖10表示由于由圖8的輔助低功率循環充電Clarge 105在時域中的偏移概況；

圖11是表示圖8中所示的電路的斬波輸出的示意圖；

圖12是示出根據本發明的某些示例實施例的第四模擬斬波電路的概略圖；

圖13是表示根據第一示例性實施例的圖12的電容器陣列的相關組件的示意圖；和

圖14是根據第二示例性實施例表示圖12的電容器陣列的相關組件的示意圖。

應當指出，前述附圖和其中所示的元件不必按一致尺度或任何比例。除非上下文另有說明，相同的元件用相同的標號表示。

具體實施方式

本發明的實施例從模擬斬波電路消除高帶寬緩沖器。在一些具體的實施例中，緩沖器被替換為基于比較器的環路，器可用于應用偏移校正，并使用比具有緩沖器顯著較低功率實現具有尖銳(最多為1ns)上升和下降時間的N位沉降性能。其它具體實施例包括過充電電路組合基于比較器環或代替基于比較器的環路。仍然其他具體實施例包括電容器陣列代替單個大電容Clarge，和利用解碼/切換電路，以根據DAC輸入代碼選擇性地耦合電容器之一到電路。重要的是，示例性實施例導致圍繞充電電容器到電壓V所需的C*V*V*f的理論極限的總功耗，其中C等于(Clarge+Cpar)，和V等于DAC輸出電壓。

圖5是示出了根據本發明的某些示例性實施例的第一模擬斬波電路的概略圖。相比于圖1的模擬斬波電路，這里的模擬斬波電路包括代替緩沖器104的主低壓電源環路504。通過比較Clarge(斬波輸出)上電壓和通過比較器512、513的DAC輸出電壓和相應的電壓控制的電流源514、515， 主低壓電源環路504充電Clarge 105。當Clarge 105的電荷是DAC輸出電壓以下時，比較器512、513開關“開”電壓控制電流源514、515，并當Clarge 105被充電到DAC輸出電壓時切換“打開”電壓控制電流源514、515。比較器512、13確保該電流源514、515將只在過渡時間是“開”的，直到Clarge 105充電到DAC輸出電壓。在電流源514、515被切換為“OFF”之后，Clarge 105在斬波相位clk1和clk2期間其余時間保持電壓。圖6示出根據一個示例性實施例的非重疊斬波時鐘clk1和clk2的定時。電流源514、515的瞬態開關“開”確保功耗沒有超出C*V*V*f的理論極限。此外，比較器的更高的帶寬可以以較低的功率消耗來實現，因為它只驅動電壓控制電流源514、515的輸入寄生。環路中的總功耗是低功率比較器的靜態功耗當充電Clarge 105時通過電流源的動態功耗(等于理論極限C*V*V*f)的總和。一旦斬波時鐘clk1/clk2開關“ON”，Clarge 105中的電荷與Cpar 108共享，這幾乎是瞬間現象，提供斬波輸出的急劇上升和下降。

在圖5的模擬斬波電路中，1/f噪聲或來自比較器512的偏移可以出現在斬波輸出。該偏移量可以由每個斷續周期clk1/clk2期間交換的比較可以減少或消除。

圖7是示出了根據本發明的某些示例實施例的第二模擬斬波電路的示意圖。這里，比較器512、513使用在主低功率循環504的輸入的單獨斬波716以及在主低壓電源環路504的輸出的另一個單獨斬波718的輸入端交換(即，最終斬波106之前)，以使偏移出現在斬波頻率，而信號保持在低頻率(最終斬波前)。在示例性實施例中，此電路基本上使用如圖6所示的clk1和clk2的相同定時。

在某些示例性實施例中，斬波波形的質量可以通過過充電Clarge以同時實現急劇上升和下降以及以較低功率更快沉降得到改進。

圖8是示出了根據本發明的某些示例實施例的第三模擬斬波電路的示 意圖。該模擬斬波電路類似于圖5的模擬斬波電路，但還包括輔助低電源環路818和相關聯的開關電路820，以執行大電容Clarge 105的過充電。輔助低功率環路818由比較器822，823和相應的電壓控制的電流源824、825沿著電阻分壓器網絡(由電阻R1和R2表示)形成，并用作下文討論的充電Clarge 105到DAC輸出的增益上調版本。

過充電方案的操作分為斬波間隔內的兩個階段(1/(2*fo))，稱為phi1和phi2，其中phi1和phi2是基于具有頻率2*fo的非重疊時鐘。圖9示出根據一個示例性實施例時鐘phi1和phi2相對于斬波時鐘clk1和clk2的定時。在phi1期間，大電容器Clarge 105(在本示例性實施例通常約為6*Cpar)在較少時間連接穿過主低功率循環504，在此期間，Clarge 105上電荷(其存儲在先前phi2階段)與傳感器寄生負載Cpar 108共享，以通過與傳感器寄生負載Cpar 108電荷共享實現瞬時上升/下降。phi1的持續時間很短(一般為10至20ns)，由于電荷共享幾乎是瞬時的。在phi2期間，Clarge 105從主低電源環路504斷開，并且Clarge 105通過輔助低功率環818和相關的開關電路820過充電到DAC輸出的增益上升版本。同時，斬波輸出通過主低功率循環504充電到它的最終電壓。

過充電到DAC輸出的增益上升版本確保最終電壓的幾乎99％的瞬間通過在階段phi1電荷共享實現。最終電壓的剩下1％由主低電源環路504在階段phi2充電。用于增益上升DAC輸出的增益量由電阻分壓網絡中的輔助低電源環路818(由電阻R1和R2表示)限定。增益優選被選擇為使得在階段phi1電荷共享之后，99％的最終斬波輸出電壓在階段phi1通過電荷共享在瞬間實現。如圖11所示，相比于圖4所示的短切波形，使用過充電，斬波的波形現在更加類似于理想方波。在此配置中的總功耗為：

Clarge*Vovercharge*Vovercharge*f+Cpar*V*V*f

＝C*V*V*f+Clarge*(Vovercharge-V)^2*f

因此，在該示例性實施例中，總功耗比C*V*V*f的理論極限略高，因為Clarge在phi2階段過充電。

分析顯示1/f噪聲的貢獻或抵消由于輔助低電源環路818和開關電路820是最小的。一般來說，閃爍噪聲可以作為考慮慢慢偏移不同而不同。從輔助低功率環路818(通常能帶隙產生的電壓)的任何這種偏移量在phi2階段存儲在Clarge 105，在phi1階段與寄生負載傳感器Cpar 108電荷共享。在phi2階段，Cpar 108上偏移存儲(在階段phi1)消失，因為它由基于主比較器的低功率循環(在DAC的輸出)充電。圖10表示由于通過輔助低電源環路818充電Clarge 105在時域中的偏移量信息，由于這里不考慮DAC和基于主低功率比較器環路的抵消。該偏移是具有頻率(fo)周期性的。諧波含量并不重要，因為它是在傳感器所感興趣的頻帶之外。基波分量fo的幅度是通過將傅里葉級數到偏移輪廓發現，并可被表征為如下：

Vfundamental＝Offset*(4*sin(π*τ/T))/π等式1

其中τ是相phi1(通常為10至20ns)的持續時間，而T是1/fo。

對于較低的諧振頻率(例如，<100千赫)時，比例τ/T是非常低(例如，<1/1000)。因此，大致可以使用下面：

sin(π*τ/T)＝π*τ/T 等式2

使用公式2，方程1近似簡化為

Vfundamental＝Offset*(4*τ/T) 等式3

基于上述方程，可以看出，由于階段phi2期間充電Clarge 105的輸出偏移的影響對于fo的較低值是微不足道的。

應當指出，雖然示例性實施例以上使用所討論的單個大電容Clarge，各種替代實施方式用具有不同的電容值電容器陣列取代單個大電容Clarge，其中，電容器陣列之間的適當電容通過適當的解碼/切換電路基于DAC輸入代碼選擇性耦合到模擬斬波電路。例如，譯碼/切換邏輯可配置為當DAC輸入代碼是值的第一范圍內時選擇性地耦合第一電容器，當DAC輸入代碼是值的第二范圍內時選擇性耦合第二電容器，等等。通常情況下，DAC輸入代碼的最低范圍將導致具有最低電容值的電容器選擇性地耦合到電路中，下一個較高范圍的DAC輸入代碼將導致具有下一個較高電容值的電容器被選擇性地耦合到電路，等等。

圖12是示出了根據本發明的某些示例實施例的第四模擬斬波電路的概略圖。該模擬斬波電路類似于圖8的模擬斬波電路，但是開關電路1220采用了電容陣列1250來代替單一的大電容Clarge 105。電容陣列1250包括具有不同電容值的多個電容器，并選擇性地基于DAC輸入代碼101耦合電容到連接點之間的電路1260和1270，如以上所討論。在該圖中，Vrefp和Vrefn是DAC 102的正和負基準電壓，其也分別用作比較器822和823的恒定參考電壓輸入。相比圖8，其中Clarge105上的電荷基于電壓變化而變化(即，取決于DAC碼)，在圖12，對電容器的電荷通過基于DAC碼切換電容器和保持電壓恒定改變，即，到比較器822和823的輸入是恒定的，所述電容器是基于DAC碼交換。

圖13是示出根據第一示例性實施例的電容器陣列1250的相關組件的示意圖。這里，電容器陣列1250包括解碼器1380，其選擇性地基于DAC輸入代碼1240耦合電路連接點1260和1270之間的電容器C1-C4的一個。 具體地說，如果該解碼器選擇電容器C1，則開關S11和S12閉合以便耦合電容C1到電路；如果解碼器選擇電容器C2，則開關S21和S22閉合以便以耦合電容器C2到電路；如果解碼器選擇電容器C3，則開關S31和S32閉合以便耦合電容器C3到電路；并且如果解碼器選擇電容C4，則開關S41和S42閉合以便耦合電容器C4到電路。在本實施方式中，適當的電容器在階段phi1連接到DAC輸出和在每個開關周期的階段phi2過充電至一恒定電壓-(在這個例子中，Vrefp-Vrefn)。

圖14是表示根據第二示例性實施例的電容器陣列1250的相關組件的示意圖。這里，電容器C1-C4耦合在雙數字開關1480和1481之間，這反過來又由DAC輸入代碼1240控制。

應當指出，在任何所述實施例，電容器陣列可以代替單個大電容Clarge使用，包括以上參考的任何圖3、5、7和8中描述的示例性實施例。還應當注意，根據需要對于特定實現，可以在電容器陣列使用任何適當數目的電容器。

應當指出，在某些陀螺儀(例如，具有小于10千赫茲的諧振頻率某種陀螺儀)中，由DAC輸出的校正信號(例如，電阻串DAC)能驅動所述傳感器寄生負載Cpar，因此可以沒有緩沖器直接斬波，使得該模擬斬波電路可以包括沒有主低功率環路的過充電電路。

應當注意，箭頭可用于附圖，表示通信、傳輸或涉及兩個或多個實體的其他活動。雙端箭頭一般表示在兩個方向上(例如，在一個方向上的命令/請求，在其他方向的相應答復，或者通過任一實體發起的對等通信)可能出現的獲得，雖然在某些情況下，不一定發生在兩個方向上的活動。單 端的箭頭通常表示完全或主要在一個方向上的活動，但應當指出，在某些情況下，這樣的定向活動實際上可涉及兩個方向上的活動(例如，從發送器向接收器的信息，和從接收器到發送器的確認消息，或者轉移和終止轉移后的連接之前建立連接)。因此，用于特定圖形中表示特定活動的箭頭的類型是示例性的，不應該被看作是限制性的。

本發明可以體現在其它特定形式而不脫離本發明的真正范圍的情況下，以及許多變化和修改將對于本領域技術人員是顯而易見的。“本發明”的任何引用旨在指本發明的示例性實施例，并且不應當被解釋為指的是本發明的所有實施例，除非上下文另有要求。所述實施例在所有方面都僅是示例性的而非限制性的。