基于FPGA的脈沖信號差值比較器的制作方法

本實用新型屬于電子電路技術領域，尤其涉及一種脈沖信號與參考脈沖信號之間頻率偏差的測量和比較電路。

背景技術：

在包括電力供電技術領域的諸多領域中，確保高精度時鐘是一項基本而重要的技術要求。基于成本等因素的原因，現有電能表的晶振通常存在初始頻偏或溫度漂移的問題。為了對晶振進行補償以獲得準確的時鐘精度，對晶振的初始頻偏和溫度特性的進行精確測量顯然是十分必要和重要的。由于不同電能表檢定的頻率測試儀器本身可能存在一定程度且不同的固有偏差，因此采用同一標準對差異甚微的頻率信號進行測量和比較十分必要。

技術實現要素：

本實用新型的目的在于提供一種高精度的脈沖信號差值比較器。

為了實現上述目的，本實用新型采取如下的技術解決方案：

基于FPGA的脈沖信號差值比較器，包括：依次相連的信號輸入電路、FPGA脈沖信號處理電路及液晶驅動及顯示電路；所述信號輸入電路與兩路脈沖信號源相連，其中一路脈沖信號源提供的脈沖信號為參考信號；所述FPGA脈沖信號處理電路包括依次相連的信號提取模塊、計數器模塊及減法器模塊；所述信號提取模塊與所述信號輸入電路相連，所述計數器模塊為高頻晶振，所述減法器模塊與所述液晶驅動及顯示電路相連，向所述液晶驅動及顯示電路輸出信號。

進一步的，所述高頻晶振的頻率為25mHz。

進一步的，所述液晶驅動及顯示電路包括液晶驅動模塊和液晶顯示模塊，所述液晶驅動模塊采用型號為MM5450的LED顯示驅動器，液晶顯示模塊采用8位七段式LED液晶屏。

進一步的，所述信號提取模塊為FPGA單周期采樣電路，其輸入為復位信號和時鐘源，輸出為提取的時鐘源的單周期信號；所示計數器模塊的輸入為信號提取模塊的輸出信號、高頻晶振信號及復位信號，輸出28位的2進制的數據；所示減法器模塊的輸入是兩組計數器模塊的輸出結果，差值計算結果傳送至液晶驅動及顯示電路。

進一步的，所述FPGA脈沖信號處理電路通過顯示轉換電路與液晶驅動模塊相連，所述顯示轉換電路包括二進制轉BCD電路和7段液晶譯碼電路，二進制轉BCD電路由FPGA實現轉換2進制數差值為BCD碼，再由FPGA實現BCD碼的7段譯碼，由液晶驅動及顯示電路進行顯示。

由以上技術方案可知，本實用新型的脈沖信號差值比較器通過一路參考脈沖信號、一路脈沖信號、一路高頻晶振，以高頻晶振對兩路脈沖信號進行計數，采用參考脈沖信號作為比較的標準尺度，可以實現高精度的測量，防止頻率偏差。

附圖說明

為了更清楚地說明本實用新型實施例，下面將對實施例或現有技術描述中所需要使用的附圖做簡單介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本實用新型實施例的電路框圖；

圖2為PGA脈沖信號處理電路的電路框圖；

圖3為信號采樣電路的電路圖；

圖4為計數器模塊的電路圖；

圖5為減法器模塊的電路圖；

圖6為二進制轉BCD電路的電路圖；

圖7為二進制轉BCD電路中Digit模塊的電路圖；

圖8為液晶7段譯碼電路的電路圖。

以下結合附圖對本實用新型的具體實施方式作進一步詳細地說明。

具體實施方式

如圖1所示，本實用新型的基于FPGA的脈沖信號差值比較器包括依次相連的信號輸入電路、FPGA脈沖信號處理電路及液晶驅動及顯示電路，可以針對兩路脈沖信號進行測試和插值計算。其中，信號輸入電路與兩路脈沖信號源相連，向FPGA脈沖信號處理電路輸入信號，其中一路脈沖信號源提供標準參考信號。

如圖2所示，FPGA脈沖信號處理電路包括依次相連的信號提取模塊、計數器模塊及減法器模塊。其中，信號提取模塊與信號輸入電路相連，用于分別提取兩路脈沖信號的周期信號；本實用新型的計數器模塊為一高頻晶振，計數器以高頻晶振對兩路脈沖信號進行同步計數，進一步的，高頻晶振的頻率為25mHz；減法器模塊對兩路脈沖信號的計數值執行減法計算，減法運算所得的差值作為液晶驅動及顯示電路的輸入信號，減法器模塊的輸出信號為sub總線信號。FPGA脈沖信號處理電路采用25mHz晶振作為時鐘，對輸入的周期性脈沖信號進行提取，生成單個周期信號，以25mHz的頻率對兩組單周期信號進行同步計數，并通過減法器對脈沖信號和參考標準的計數值進行差值計算，最后將輸出處理結果傳送至液晶驅動及顯示電路。

如圖3所示，信號提取模塊為FPGA單周期采樣電路，該電路的輸入為復位信號reset和時鐘源source，輸出samp為提取的時鐘源source的單周期信號。

如圖4所示，計數器模塊具有3個輸入信號，分別為信號提取模塊的輸出信號samp，clock為外部高頻25mHz晶振，reset為復位信號，計數器模塊的輸出cnt[27…0]為計數器計數所得的28位的2進制的數據。

如圖5所示，減法器模塊的輸入是兩組計數器模塊的輸出cnt_std和cnt1，本實施例中所示為兩對4位的計數值的減法器模塊，該模塊在start信號為1后開始運算，計算結果的差值out_std-out1保存在Q[31…0]中，Carr信號保存了計算結果的符號，Carr為1計算結果為負值。

液晶驅動及顯示電路為FPGA脈沖信號處理電路的輸出端，其包括液晶驅動模塊和液晶顯示模塊兩個部分，本實施例的液晶驅動模塊采用型號為MM5450的LED顯示驅動器，液晶顯示模塊采用8位七段式LED液晶屏，液晶驅動模塊將二進制的數字值轉換給LED液晶進行顯示。FPGA脈沖信號處理電路通過顯示轉換電 路與液晶驅動模塊相連。顯示轉換電路包括二進制轉BCD電路和7段液晶譯碼電路，二進制轉BCD電路由FPGA實現2進制數差值轉換為BCD碼，再由FPGA實現BCD碼的7段譯碼，最后由多個LED液晶進行顯示。

圖6所示的二進制轉BCD碼電路的輸入ModIn為減法器模塊的輸出Q[31…0]，本實施例采用的是16位的二進制轉BCD碼電路，其輸出Q[15…0]是10進制的輸入顯示，其中Q[3…0]表示個位，Q[7…4]表示十位，依次類推……。圖7所示的Digit電路是二進制轉BCD碼電路的主要組成模塊，二進制轉BCD碼電路由4組Digit模塊依次連接而成。

圖7所示為7段液晶譯碼電路，其輸入是附圖6中的十位(如Q[7…4])，其輸出A、B、C、D、E、F、G直接連接到1個7段LED的7個段輸入引腳。顯示1個4位的BCD數(10進制，如1658)共需要4組7段液晶譯碼電路。

本實用新型的信號輸入電路與兩個脈沖信號源相連，將其中一個信號源提供的脈沖信號作為標準參考信號，采用參考脈沖信號作為統一尺度進行比較；同時使用一個高頻晶振信號作為最小刻度對參考信號和脈沖信號進行計數，采用FPGA進行處理，由于硬件電路是并行執行的且延遲極短，從而可以實現同時兩路或多路的精確測量。

以上實施例僅用以說明本實用新型的技術方案而非對其限制，盡管參照上述實施例對本實用新型進行了詳細的說明，所屬領域的普通技術人員應當理解，依然可以對本實用新型的具體實施方式進行修改或者等同替換，而未脫離本實用新型精神和范圍的任何修改或者等同替換，其均應涵蓋在本實用新型的范圍之中。